Теми для самостійного опрацювання (391,392) 3 р..


Розділ 1. Основи двійкової арифметики
Тема 1.1. Подання чисел з фіксованою комою в розрядній сітці
Лекція №1с. Додавання та віднімання чисел з фіксованою комою
Під час виконання операції алгебраїчного додавання (віднімання) додатні числа подаються прямим кодом, а від'ємні - оберненим чи додатковим кодом. Потім виконується арифметичне підсумовування цих кодів, включаючи знакові розряди, що при цьому розглядаються як старші. У разі використання оберненого коду, якщо виникає одиниця перенесення зі знакового розряду – вона циклічно додається до молодшого розряду суми кодів, а у разі використання додаткового коду ця одиниця відкидається.
Приклади додавання/віднімання чисел з фіксованою комою у прямому, оберненому та додатковому кодах розглянуто нижче.
Приклад 1. Х = ±1510=±11112, У = ±710=±01112
а) (Х + У) виконується в прямому коді
• • • • Хпкм=+ 0 0. 1 1 1 1 Упкм=0 0. 0 1 1 1 Zпкм=0 1. 0 1 1 0 = 00.101102 = 2210
Переповнення розрядної сітки (треба збільшити результат на один розряд)
b) (Х - У) виконується в оберненому та додатковому кодах
Враховується Не враховується
• • • • • • • • • Хокм=+ 0 0. 1 1 1 1 Хдкм=+ 0 0. 1 1 1 1
Уокм=1 1. 1 0 0 0 Удкм=1 1. 1 0 0 1
Zокм=+ 0 0. 0 1 1 1 Zдкм=0 0. 1 0 0 0
1 Zпкм=0 0. 1 0 0 0
Zокм=0 0. 1 0 0 0 Zпкм=0 0. 1 0 0 0 Z = 810 Z = 810 с) (-Х + У) виконується в оберненому та додатковому кодах
• • • Хокм=+ 1 1. 0 0 0 0 Хдкм=+ 1 1. 0 0 0 1
Уокм=0 0. 0 1 1 1 Удкм=0 0. 0 1 1 1
Zокм=1 1. 0 1 1 1 Zдкм=1 1. 1 0 0 0
Zпкм=1 1. 1 0 0 0 + 1 1. 0 1 1 1
1
Z = 810 Zпкм=1 1. 1 0 0 0
Z = 810 d) (-Х - У) виконується в оберненому та додатковому кодах
Враховується Не враховується • • • • • • Хокм=+ 1 1. 0 0 0 0 Хдкм=+ 1 1. 0 0 0 1 Уокм=1 1. 1 0 0 0 Удкм=1 1. 1 0 0 1 Zокм=1 0. 1 0 0 0 Zдкм=1 0. 1 0 1 0 1 Zокм=1 0 1 0 0 1 Переповнення Zдкм=1 1. 0 1 0 1 0
Переповнення + 1 1. 1 0 1 0 1
Zокм=1 1. 0 1 0 0 1 1
Zпкм=1 1. 1 0 1 1 0 Zпкм=1 1. 1 0 1 1 0
Z = 2210 Z = 2210 Домашнє завдання
Виконати арифметичні операції додавання/віднімання у прямому, оберненому та додатковому модифікованих кодах:
А) Х+У
Б) Х-У
В) –Х+У
Г) –Х-У
Х=(@+12)10
У= (@+25)10
де @ - порядковий номер по журналу, або останні дві цифри студентського квитка.
Лекція №2с. Алгоритми ділення в ЕОМ
Ділення двійкових чисел багато в чому аналогічне діленню десяткових чисел. Процес ділення полягає в тому, що послідовно розряд за розрядом відшукуються цифри частки шляхом підбора з наступним множенням цієї цифри на дільник і відніманням цього добутку від діленого.
Існує багато різних методів виконання операції ділення, серед яких найвідоміші такі.
Насамперед це - "шкільний" алгоритм ділення, який полягає в тому, що дільник на кожному кроці віднімається стільки разів від діленого (починаючи зі старших розрядів), скільки це можливо для одержання найменшої додатної остачі. Тоді в черговий розряд частки записується цифра, яка дорівнює кількості дільників, що містяться в діленому на даному кроці. Таким чином, весь процес ділення зводиться до операцій віднімання і зсуву.
Інший метод виконання операції ділення полягає в множенні діленого на обернене значення дільника
.
Тут виникає нова операція - обчислення оберненого значення, що здійснюється за відомими наближеними формулами (наприклад, розкладанням у біноміальний ряд Ньютона і т.п.). У цьому випадку до складу команд машини повинна входити спеціальна операція для визначення оберненого числа.
До найбільш розповсюджених методів виконання операції ділення відноситься також метод, що полягає у використанні наближеної формули для визначення частки від ділення двох чисел. Від методу ділення шляхом множення діленого на обернене значення дільника він відрізняється тільки тим, що частка визначається за деякою формулою шляхом виконання операцій додавання, віднімання і множення.
Два останні методи, як правило, реалізуються за підпрограмами, що потребують значних витрат часу, тому вони придатні для використання тільки в спеціалізованих машинах, в програмах яких операція ділення чисел зустрічається досить рідко. В більшості сучасних ЕОМ є спеціальний операційний блок, який здійснює ділення чисел. В універсальних обчислювальних машинах, як правило, реалізується різновид "шкільного" алгоритму ділення.
Ділення чисел з фіксованою комою
Нехай А - ділене, В - дільник і С - частка. Найпростіше ділення виконується в прямому коді. У разі представлення чисел , і у формі з фіксованою комою, воно реалізується у два етапи.
На першому етапі визначається знак частки шляхом додавання за модулем два цифр знакових розрядів діленого і дільника (аналогічно множенню, див. стр.9).
На другому етапі здійснюється ділення модулів початкових чисел і , округлення модуля частки, після чого до нього дописується знак, що визначений на першому етапі.
На відміну від множення чисел з фіксованою комою, в процесі якого принципово неможливе переповнення розрядної сітки, ділення дробових чисел може призвести до переповнення розрядної сітки і, отже, до неправильного результату. Тому для уникнення такої ситуації має виконуватись умова: .
Відомо два основних метода ділення чисел, а саме: ділення з відновленням та без відновлення остач.
За своїм характером операція ділення відноситься до операцій, що дають не завжди точний результат, тому ознакою закінчення операції ділення може бути досягнення заданої точності. Якщо в процесі ділення одержується остача R = 0, то операція зупиняється й у решту розрядів частки записується нуль. Звичайно формальною ознакою кінця операції ділення є одержання такої самої кількості розрядів у частці, яку мають операнди.
Подвоєння діленого та остачі практично виконується шляхом зсуву коду вліво на один розряд.
Алгоритм ділення модулів чисел без відновлення остач
Цей алгоритм зводиться до виконання таких дій:
1. Подвоїти модуль діленого .
2. Відняти від подвоєного модуля діленого модуль дільника. Одержана різниця є першою остачею.
3. Проаналізувати знак остачі R. Якщо , то черговому розряду частки присвоїти цифру 1; якщо ж R < 0, то черговому розряду частки присвоїти цифру 0.
4. Подвоїти остачу.
5. Визначити чергову остачу, віднявши від попередньої остачі модуль дільника якщо і додавши до попередньої остачі модуль дільника якщо R < 0. Перейти до п. 3.
П. 3 - п. 5 виконувати до одержання всіх необхідних цифр частки.
ГСА такого множення має вигляд:
PZ[0]:=0
СТК=n
END
2*X→PX, Y→PY, 0→PZ, 0→ СТК
X0 *8**
BG
PX:=PX+PY+1
X0 *8**
PX:=L1PZ
PZ[i]:=0
PZ:=L1PZ.PZ[i]
СТК:=СТК+1
PX:=L1PZ
PZ[i]:=1
PZ:=L1PZ.PZ[i]
СТК:=СТК+1
PX:=PX+PY
PX:=PX+PY+1
0
1
0
1
ні
так
PZ[0]:=0
СТК=n
END
2*X→PX, Y→PY, 0→PZ, 0→ СТК
X0 *8**
BG
PX:=PX+PY+1
X0 *8**
PX:=L1PZ
PZ[i]:=0
PZ:=L1PZ.PZ[i]
СТК:=СТК+1
PX:=L1PZ
PZ[i]:=1
PZ:=L1PZ.PZ[i]
СТК:=СТК+1
PX:=PX+PY
PX:=PX+PY+1
0
1
0
1
ні
так

Приклад 1. Скласти цифрову діаграму ділення X на Y: X=21/128 Y=96/128
XПК=0,0101010 YПК = 0,1100000 YДК=1,0100000
X0 PX PY PZ CTK Пояснення
+ 0,0101010 0,1100000 000000 0000 Початкові дані
1.0100000 +YДК
1.1001010 Z0 Результат сумування
0 + 1.0010100 0,0 0001 Зсув
0.1100000 +Y
1.1110100 Результат сумування
Z1 + 1.1101000 0,00 0010 Зсув
0.1100000 +Y
0.1001000 Результат сумування
Z2 + 1.0010000 0,001 0011 Зсув
1.0100000 +YДК
0.0110000 Результат сумування
Z3 + 0.1100000 0,0011 0100 Зсув
1.0100000 +YДК
0.0000000 Результат сумування
Z4 0.0000000 0,00111 END
Ділення з відновленням залишку
Алгоритм ділення модулів чисел з відновленням остач полягає у виконанні таких дій.
1. Подвоїти модуль діленого .
2. Відняти від подвоєного модуля діленого модуль дільника. Одержана різниця є першою остачею.
3. Проаналізувати знак остачі R. Якщо , то черговому розряду частки присвоїти цифру 1 і перейти до п. 5; якщо ж R < 0, то черговому розряду частки присвоїти цифру 0.
4. Відновити остачу, додавши модуль дільника .
5. Подвоїти остачу.
6. Визначити чергову остачу, віднявши від попередньої остачі модуль дільника.
Перейти до п. 3.
П. 3 - п. 6 виконувати до одержання всіх необхідних цифр частки.
За своїм характером операція ділення відноситься до операцій, що дають не завжди точний результат, тому ознакою закінчення операції ділення може бути досягнення заданої точності. Якщо в процесі ділення одержується остача R = 0, то операція зупиняється й у решту розрядів частки записується нуль. Звичайно формальною ознакою кінця операції ділення є одержання такої самої кількості розрядів у частці, яку мають операнди.
Подвоєння діленого та остачі практично виконується шляхом зсуву коду вліво на один розряд.
Приклад 1. Поділити число А = - 0, 10100 на число В = 0, 11011, використовуючи метод ділення з відновленням остач.
Розв'язання. Для даних чисел маємо: =1; = 0, 10100; =0; = 0, 11011. Визначаємо знак частки: =10=1. Віднімання будемо виконувати як додавання додаткових кодів, тому = 1,00101.
Усі дії, що виконуються в процесі ділення, наведені в табл. 1.
Відповідь: С= - 0, 10111.
З наведеного прикладу випливає, що цифри частки є інверсними значеннями знакових розрядів чергових остач. Треба також відзначити, що результат подвоєння іноді може бути > 1. Однак таке переповнення розрядної сітки усувається на наступному кроці алгоритму, оскільки після подвоєння завжди виконується віднімання.
Основні недоліки розглянутого методу ділення такі:
аритмічність процесу ділення, яка обумовлена нерегулярністю виконання відновлення остачі, що призводить до ускладнення блоку керування діленням;
відносно мала швидкість ділення, оскільки в середньому для половини кроків потрібно виконувати додаткове додавання, що забезпечує відновлення остач.
Для ритмізації процесу ділення можна виконувати фіктивну дію у тих випадках, коли відновлення остачі не потрібне, що призведе до збільшення часу виконання операції. Разом з тим, операцію можна спростити, якщо відмовитись від відновлення остач.
Таблиця .1 - Приклад ділення з відновленням остач

Тема 1.2. Виконання арифметичних операцій над числами з плаваючою комою (ПК)
Лекція №3с. Множення, ділення чисел з плаваючою комою
Множення чисел з плаваючою комою
Для чисел і , що представлені в формі з ПК, добуток обчислюється за формулою:
,
де , .
Звідси випливає, що процес множення складається з чотирьох етапів:
множення мантис;
додавання порядків;
нормалізація й округлення мантиси добутку;
корегування порядку добутку.
Перші два етапи можуть виконуватись одночасно, оскільки вони незалежні один від одного. При цьому множення мантис може бути здійснене будь-яким з розглянутих методів множення.
У загальному випадку результат множення мантис може бути одержаний в ненормалізованій формі. Причому порушення нормалізації можливо тільки зліва. Воно усувається шляхом зсуву коду мантиси на один розряд вліво і, відповідно, корегується порядок добутку шляхом віднімання одиниці від суми порядків. Округлення мантиси здійснюється додаванням одиниці до (п+1)-го розряду.
Під час виконання операції множення чисел з плаваючою комою можуть мати місце такі особливі випадки.
Якщо порядок результату є найбільшим від'ємним числом, то необхідно формувати машинний нуль.
Коли виникає переповнення додатного порядку і воно не усувається після нормалізації і корегування порядку, то необхідно формувати ознаку переповнення порядку.
Ці особливі випадки можна передбачити в алгоритмі операції множення введенням корегування добутку на підставі ознак результату.
Особливості ділення чисел з плаваючою комою
Для чисел і , що представлені в формі з плаваючою комою, частка визначається за формулою:

де , .
Звідси випливає, що процес ділення складається з чотирьох етапів:
ділення мантис;
віднімання порядків;
нормалізація мантиси частки;
корегування порядку частки.
Перші два етапи можуть виконуватись одночасно, оскільки вони незалежні один від одного. При цьому ділення мантис повністю співпадає з діленням чисел, що представлені в формі з фіксованою комою. Відміна полягає лише в тому, що мантиси операндів можуть співвідноситись одна з одною довільно. Оскільки мантиси діленого і дільника - нормалізовані числа, то можливі такі випадки: ; .
Коли мантиса діленого більше або дорівнює мантисі дільника, то на початку ділення одержується цифра частки, що дорівнює 1 і яка записується в цілу частину частки. Решта дій над мантисами аналогічні діям над числами, що представлені в формі з фіксованою комою. Одержана при цьому мантиса частки буде мати порушення нормалізації праворуч. Воно усувається шляхом зсуву коду мантиси на один розряд управо і, відповідно, корегується порядок частки шляхом додавання одиниці до різниці порядків.
Коли мантиса діленого менше мантиси дільника, то на початку ділення одержується цифра частки, що дорівнює 0 і яка записується в цілу частину частки. Далі ділення мантис продовжується за правилами ділення чисел, що представлені в формі з фіксованою комою. Одержана при цьому мантиса частки буде мати нормалізовану форму.
Під час виконання операції ділення чисел з плаваючою комою можуть мати місце такі особливі випадки.
Якщо дільник дорівнює нулю, то формується сигнал "Зупинка машини".
Оскільки в процесі ділення порядки віднімаються, то можливе переповнення розрядної сітки порядків. Коли виникає переповнення в бік від'ємних значень порядку і воно не усувається після нормалізації і корегування порядку, то мантисі результату приписується машинний нуль, а порядку - найбільше від'ємне число.
У разі переповнення додатного порядку необхідно формувати ознаку переповнення порядку.
Ці особливі випадки можна передбачити в алгоритмі операції ділення введенням аналізатора дільника на нуль і корегування частки на підставі ознак результату.
Розділ 2. Основи алгебри логіки (АЛО)
Тема 2.1 Основні функції та теореми алгебри логіки.
Лекція №4с. Цифровий сигнал та способи його передачі
Будь-яку інформацію можна закодувати за допомогою двійкової (булевої) логіки, тому що двійкова цифрова система є найпростішою. Вона має тільки два значення: «1» або «0».
В зв’язку з цим кількість можливих комбінацій надзвичайно обмежена. Ця простота і зробила можливою стандартизацію інтегральних схем (ІС). За допомогою цих ІС можна побудувати будь-яку логічну схему, включаючи комп’ютери.
В електронних цифрових системах двійкова інформація відображається за допомогою напруг (або струмів) на входах або виходах різних схем. Звичайно двійкові нуль і одиниця представляються двома номінальними рівнями напруги. „0” - (0В), „1” - (+5В).
Залежно від того який рівень сигналу зіставляється з логічним нулем, а який з логічною одиницею розрізняють два способи кодування двійкових сигналів:
- позитивне кодування (вищий рівень сигналу - одиниця, нижчий - нуль);
- негативне кодування (вищий рівень сигналу - нуль, нижчий - одиниця);
В реальних системах у зв’язку з різноманітністю схем „0” або „1” можна представити через діапазон напруги. Цей принцип можна представити схематично на рис. 1.

Рис. 1
Цифрову інформацію можна передати у лінію зв’язку або в магістраль.
Під лінією зв’язку розуміють фізичне середовище, за допомогою якого передають інформацію. Таким середовищем можуть бути електричні проводи, оптичні середовища.
Магістраль складається із шин:
- шина адреси (ША, АВ (address bus), шини даних (ШД, ДВ (data Bus) та шини керування (ШК, СВ (control bus). Кожна шина складається із ліній зв’язку.
Закодоване повідомлення, яке передається у лінію зв’язку або в магістраль за допомогою різних фізичних носіїв (напруга, електричний струм) називають сигналом.
У цифровій техніці здебільшого використовують електричні сигнали.
Сигнал, значення напруги якого в будь-який момент часу відповідають одному з двох рівнів – називають цифровим сигналом. (ЦС) Рівень напруги, що відповідає “лог.1” є високий (High), а другий низький (Low) – відповідає “лог.0”.
За допомогою часових діаграм можна показати, як зміняються цифрові сигнали в часі, а також визначити відношення між двома або декількома сигналами в одній і тій же схемі або системі. Це дуже важливо при дослідженні схем та пошуку неполадок у цифрових системах тому, що можна порівнювати сигнали на аналізаторі логічних станів з очікуваними для них часовими діаграмами.
У комп’ютерній схемотехніці застосовуються два основних види цифрових (двійкових) сигналів: потенціальні й імпульсні.
Розглянемо приклад: 16 8 4 2 1- вага розряду
У лінію зв’язку треба передати інформацію 2910→ 1 1 1 0 12
-19057874000Рис. 2 Форма потенціального сигналу відображається рівняннями напруги.
Сигнали передаються послідовно.
Тривалість потенціального сигналу дорівнює або кратна тривалості машинного такту.
1314451587500 Рис. 3 Форма імпульсного сигналу відображається у вигляді короткочасної зміни напруги (струму).
Фактично сигнали передаються у вигляді електричних імпульсів
Одна із найбільш розповсюджених операцій, виконуваних цифровою системою – це передача інформації із одного місця в інше.
Є декілька способів передачі інформації: - послідовний;
- паралельний;
- груповий.
Послідовна передача інформації – означає, що ця інформація передається по одній лінії зв’язку за декілька моментів часу, рис. 2, 3, 4.
1219205143500
Рис. 4 Послідовна передача інформації
Для послідовної передачі інформації – типово, що з початку передається молодший біт (розряд).
Паралельна передача – передбачає, що для її передачі одночасно використовують декілька ліній зв’язку, тобто інформація передається по шині, рис.5.
Наприклад: Коли інформація 111012 передається паралельно – вона передається одночасно використовуючи декілька ліній зв’язку (в даному випадку 5).
Передача молодшого або старшого розряду по відповідній лінії зв’язку визначається виробником.
-19059461500
Рис. 5. Паралельна передача інформації
Групова (комбінована) передача інформації використовується, якщо маємо дуже великий обсяг інформації. Цю інформацію поділяють на байти, які передають послідовно, а кожний розряд байта передають паралельно. Отримуємо виграш як у часі (в порівнянні з послідовною передачею інформації) так і апаратне (в порівнянні з паралельною передачею інформації).
Домашнє завдання
Замалювати часову діаграму передачі числа 4710 в потенціальній та імпульсній формах.
Привести часову діаграму для послідовного, паралельного та комбінованого способу передачі числа 4710.
Привести часову діаграму для послідовного, паралельного та комбінованого способу передачі інформації 1011010001101110111012.
1 біт передається за 0,25мкс., скільки потрібно часу для передачі послідовно та паралельно інформації 11010110112
Цілі десяткові значення від 0 до 15 необхідно передати у двійковій формі. Скільки ліній зв'язку буде потрібно при послідовній та паралельній передачі?
Опишіть переваги паралельного і послідовного способів передачі двійкової інформації.
Лекція №5с. Допоміжні логічні функції


Тема 2.2. Мінімізація логічних функцій
Лекція №6с. Мінімізація логічних функцій аналітичним способом
Метод мінімізації Квайна — Мак-Класкі (аналітичний спосіб) також реалізує перехід від ДДНФ до мінімальної (МДНФ) з використанням операцій склеювання та поглинання. Він був запропонований В. Квайном, а потім удосконалений Мак-Класкі.
Алгоритм Квайна складається з таких кроків:
1. Записати ДДНФ (ДКНФ) заданої функції.
2. Виконати всі можливі операції неповного диз'юнктивного (кон’юнктивного) склеювання.
3. Виконати всі можливі операції диз'юнктивного (кон’юнктивного) поглинання. Результуюча формула є скороченою МДНФ (МКНФ) даної функції.
Розглянемо процес мінімізації логічної функції методом Квайна:
А) Функція задана в наступній диз’юнктивній формі

(1) (1)(2) (2)
Виконуємо всі можливі операції диз’юнктивного склеювання і поглинання:

Тоді одержуємо таку мінімальну форму:

Б) Функція задана в наступній кон’юнктивній формі

(1) (1) (2) (2)
Виконуємо всі можливі операції кон’юнктивного склеювання і поглинання:

Тоді одержуємо таку мінімальну форму:

Лекція №7с. Проектування і особливості роботи комбінаційних цифрових пристроїв (КЦП)
Початковими даними для проектування є опис алгоритму функціонування КЦП, вимоги до основних електричних параметрів, бібліотека елементів і конструктивно-технологічні особливості побудови логічних схем.
На шляху від початкового опису алгоритму функціонування до логічної схеми КЦП можна виділити декілька основних етапів:
Словесний опис алгоритму функціонування КЦП;
Складання таблиці істинності;
Запис логічного виразу в ДДНФ або ДКНФ;
Мінімізація логічних функцій будь-яким методом;
Побудова схеми, яка реалізує кінцевий вираз в будь-якому базисі;
Перевірка працездатності спроектованої логічної схеми.
Проаналізувати значення функції для кожної комбінації значень аргументів.
Робота пристрою може бути задана у вигляді придатному для мінімізації (етап 2 або 3).
Для виконання синтезу ЦП в базисі І, АБО, НЕ можна використовувати як логічний вираз fМДНФ так і логічний вираз fМКНФ.
Нехай робота цифрового пристрою задана таблицею істинності
х3х2х1 f(x1x2x3) ДДНФ ДКНФ
0 0 0 1 --- Запишемо логічну функцію:
0 0 1 1 ---
0 1 0 0 --- 0 1 1 0 ---
1 0 0 0 --- 1 0 1 0 --- 1 1 0 1 --- 1 1 1 0 --- Як бачимо, ДДНФ більш проста, тому використовуючи карти Карно знайдемо її мінімальне значення для МДНФ:

0 -552453810001 0 12065-13970001
0 1 0 0



Розглянемо синтез КЦП в базисі І, АБО, НЕ використовуючи логічну функцію fМДНФ
Для побудови схеми вкажемо тип логічних елементів та їх кількість. Потрібно:
2 елемент «НЕ» та
2 елементи «І» (має 2 входи) та (має 3 входи)
1 елемент «АБО» для отримання результуючої функції fМДНФ
Будуємо схему Перевірка роботи схеми
х3 x2 x1
0 1 0 0
1 1 0 ?
Під час розроблення складних логічних пристроїв доводиться послідовно виконувати операції типу І-НЕ, АБО-НЕ над різною кількістю змінних. Щоб перетворити логічну функцію fМДНФ або fМКНФ використовують закон подвійного заперечення та правило де Моргана, таблиця 1.
Табл. 1.
Запис логічної функції через операцію І-НЕ
МДНФ

- закон подвійного заперечення

- правило де Моргана

МКНФ

- закон подвійного заперечення

- правило де Моргана

- закон подвійного заперечення

Запис логічної функції через операцію АБО-НЕ
МДНФ
- закон подвійного заперечення

- правило де Моргана

- закон подвійного заперечення

МКНФ
- закон подвійного заперечення

- правило де Моргана

Приклади стандартної побудови схеми в базисах І-НЕ та АБО-НЕ
Синтез ЦП в базисі І-НЕ

Виконайте перевірку роботи схеми
х3 x2 x1
0 1 1
1 0 1
Синтез ЦП в базисі АБО-НЕ
Виконайте перевірку роботи схеми
х3 x2 x1
0 1 1
1 0 1
Приклад побудови цифрового пристрою на інтегральній мікросхемі (ІМС)
1123959652000
Схема роботи ЦП в базисі АБО-НЕ на УГП інтегральної схеми КР1533ЛЕ1.

Розділ 3. Схемотехніка комбінаційних схем
Тема 3.1. Дешифратори та шифратори. Селектори та мультиплексори.
Лекція №8. Лінійні та каскадні дешифратори
Лінійні дешифратори
Функціонування лінійного (прямокутного) дешифратора описується системою n логічних функцій fi , i = 0,1…,2n - 1 (див. табл. 1).
Таблиця 1 – Таблиця істинності лінійного дешифратора с n = 3 входами

На рис. 1 наведена функціональна схема лінійного дешифратора для трьох вхідних змінних x1, x2, x3, які містять відповідно 2n = 23 = 8 виходів.

Рис. 1. Функціональна схема лінійного дешифратора
Кількість входів, які містяться в лінійному дешифраторі:
N = (n + 1) ∙ 2n (1)
Для n = 3 число N = 4∙23 = 32.
Аналітичне подання функцій виходу дешифратора f0,…f7 має вид:

Каскадні дешифратори
Лінійні дешифратори є найбільш швидкодіючими. Однак їх реалізація з великою розрядністю вхідних слів утруднена, оскільки потрібно виготовити для однієї мікросхеми з n входами, яка виконує функції дешифратора, 2n контактних площадок для реалізації його виходів. А ще потрібні контактні площадки для входів, блока живлення, сигналів управління мікросхемою в цілому. Тому часто ставиться задача виготовлення дешифратора з великим числом контактних площадок на основі мікросхем з обмеженою кількістю контактів. Для цього схема дешифратора складається з декількох каскадів лінійних дешифраторів. Найчастіше ця кількість дорівнює двом. При цьому перший каскад керує мікросхемами - дешифраторами другого каскаду, другий – мікросхемами - дешифраторами третього каскаду і т.д. Якщо це двокаскадний дешифратор, то дешифратор першого каскаду, який один, і кожен з 4 дешифраторів другого каскаду дешифрує 2 вхідних розряди. Одночасно один з 4 виходів дешифратора першого каскаду дає дозвіл на роботу відповідного йому дешифратора другого каскаду. В результаті на одному з виходів цього дешифратора з’явиться сигнал. На виходах інших трьох дешифраторів в цей час поява сигналів буде заборонена. розрядів Оскільки дешифраторів в другому каскаді 4, то сумарно дешифратор має 16 виходів (див. рис. 2). При цьому тільки на одному з цих 16 виходів буде знаходиться одиничний сигнал.

Рис. 2. Функціональна схема двокаскадного дешифратора.
Лекція 9с. Дешифратори на СІС
Дешифратор – функціональний вузол комп’ютера призначений для перетворення кожної комбінації вхідного двійкового коду в керуючий сигнал лише на одному із “m” виходів.
Дешифратори - мікросхеми середньої інтеграції, призначені для перетворення двійкового коду в напругу логічного рівня на виході, який відповідає даному двійковому коду. Наприклад, вхідний код 0101 повинен зробити активним вивід з номером 5. На всіх інших виводах дешифратору сигнали повинні бути нульовими.
В сучасному обладнанні зв'язку дешифратори реалізовані наступними мікросхемами, табл.1.:
Таблиця 1
ТИП ТЕХНОЛОГІЇ
ТТЛ КМОН
КР1533ИДЗ, КР1533ИД4, КР1533ИД7, КР1533ИД14,КР1533ИД17, К514ИД2, КР1531ИД7, КР153ШД14, К514ИД1. КР1554ИД14, КР1561ИД6, КР1561ИД7, 564ИД1, 564ИД4, 564ИД5
Розглянемо умовне графічне зображення і функціональні можливості деяких реальних мікросхем.
ПРИКЛАД 1: КР1533ИДЗ (Рис.1) - дешифратор-демультиплексор 4х16 (перетворення двійково-десяткового коду в десятковий).
Даний дешифратор дозволяє перетворювати 4-розрядний код на входах 1-2-4-8 в напругу низького рівня на одному з виходів 0...15, табл.2. Дешифратор має два входи дозволу дешифрації С1, С2. Щоб дозволити проходження даних на виходи, необхідно на С1, С2 подати напругу низького рівня (лог. 0).
Даний дешифратор можна використовувати як демультиплексор. При цьому адресами будуть входи 1-2-4-8. Один з входів стробування, наприклад С1, можна використовувати як інформаційний, а на другий, в даному випадку С2 (вхід стробування), потрібно подати напругу лог.0.
Мікросхема КР1533ИДЗ споживає струм 15 мА, tз,р = 30...36 нс.
КР1533ИДЗ

Рис.1. Мікросхема КР1533ИД3 Призначення виводів
20...23- інформаційні входи
01-11,13.-17 - виходи
18,19 – входи стробування24 - напруга живлення
12 - спільний вивід
КР1533ИДЗ Таблиця істинності Таблиця 2
Входи Виходи
С1 С2 D4 D3 D2 D1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10 Y11 Y12 Y13 Y14 Y15
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
H
H L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
L
H
L
H L
L
L
L
L
L
L
L
HHHHHHHHXXXLLLLHHHHLLLLHHHHXXX LLHHLLHHLLHHLLHHXXXL
H
L
H
L
H
L
H
L
H
L
H
L
H
L
H
XXXL
HHHHHHHHHHHHHHHHHHH
L
HHHHHHHHHHHHHHHHHHHL
HHHHHHHHHHHHHHHH HHHL
HHHHHHHHHHHHHHH HHHHL
HHHHHHHHHHHHHH HHHHHL
HHHHHHHHHHHHH HHHHHHL
HHHHHHHHHHHH HHHHHHHL
HHHHHHHHHHH HHHHHHHH
LHHHHHHHHHH HHHHHHHH
HL HHHHHHHHH HHHHHHHH
HHLHHHHHHHH HHHHHHHH
HHHL HHHHHHH HHHHHHHH
HHHHL HHHHHH HHHHHHHH
HHHHHL HHHHH HHHHHHHH
HHHHHHL HHHH HHHHHHHH
HHHHHHHLH HH
L - низький рівень напруги
Н - високий рівень напруги
X – будь-який рівень напруги
ПРИКЛАД 2: К514ИД1 ,КР514ИД1,514ИД1 (Рис.2) - дешифратори для представлення чотирьох-розрядного двійкового коду в сигнали 7-сегментного коду. Призначені для керування напівпроводніковими цифро-літерними індикаторами на основі світло випромінюючих діодних структур з роз'єднаними анодами.

Рис. 2. Мікросхема К514ИД1
Призначення виводів Дешифрування вхідних сигналів виникає при встановленні високого логічного рівня на вході Г. При цьому вхідній інформації (на виводах D3, D2, D1, D0) 0000 буде відповідати вихідна (на виводах A, B, C, D, E, F, G) 1111110, що обумовлює збудження на індикаторі символу 0.
D0 – D3 - інформаційні входи;
Г-вхід гашення;
А,В,С,D,Е,F,С – виходи для підключення до ССІ
16-Uжив;
8-спільний. Сигнал низького логічного рівня на вході Г (вхід гашення) становить всі виводи дешифратора в стан логічних нулів (незалежно від вхідної інформації),при цьому ні один сегмент індикатора не горить.
ПРИКЛАД 3: КР1533ИД4 ( Рис.3 ) - Мікросхема має окремі для кожної частини стробуючі входи С, спільні адресні входи SЕ1,SЕ2, а також відділені інформаційні входи 0,причому для кожної схеми при передачі на вихід інформація інвертуеться.Високий рівень напругі на стробуючіх входах становить високий рівень напругі на виходах незалежно від стану других входів.При низьком рівне напругі на вході С здісьнюеться дешифрування коду ,поданого на входи 8Е1,8Е2.При використанні мікросхеми як демультиплексора входи 8Е1,8Е2 використуються як селектуючі.
Мікросхема може використовуватися як:
подвійний дешифратор 2 на 4;
дешифратор 3 на 8; подвійний демультиплексор 1 на 4;
демультиплексор 1 на 8;

Рис.3. КР1533ИД4 Призначення виводів
01, 15 – виходи даних
02, 14 – входи стробування03, 13 – вибір даних
04…07, 09…12 – виходи
16 – напруга живлення
08 – спільний вивід
Лекція №10с. Комбінаційні пристрої на ІМС
Шифратори, які при одночасному натисканні декількох клавіш виробляють код тільки старшої цифри, називаються пріоритетними. Пріоритетні шифратори, які призначені для пошуку старшої (лівої) одиниці в слові та формування на виході двійкового номера шуканого розряду, називаються покажчиками старшої одиниці. Їх застосовують у пристроях нормалізації чисел з плаваючою комою, в системах з пріоритетним обслуговуванням запитів на переривання роботи комп'ютера.

11, 12, 13, 14, 15, 16, 17, 18, 19 – інформаційні входи;
09, 07, 06, 14 – інформаційні виходи.
Побудова універсальних логічних модулів (УЛМ) за допомогою MS
УЛМ на основі MS відносять до пристроїв, які налагоджуються до розв’язання будь-якої задачі. Універсальність їх полягає у тому, що для заданого числа аргументів можна налагодити УЛМ на будь-яку функцію. Для цього потрібно змінити значення його входів. На адресні входи потрібно подавати аргументи функції, а на інформаційні входи сигнали налагодження.

Х2 Х1 Q
А1 А0 0 0 D0=0
0 1 D1=1
1 0 D2=1
1 1 D3=0
396049534480500Приклад 1. Побудувати УЛМ для реалізації логічної функції по mod2 використовуючи мультиплексор 4→1.
Х2 Х1 0 0 0
0 1 1
1 0 1
1 1 0


Приклад 2. На входи налагодження можна перенести будь-який аргумент. Розглянемо який саме аргумент доцільно переносити до сигналів налагодження. Найкраще слід переносити аргументи, які мають мінімальну кількість входження у терми функції, в цьому випадку будуть максимально використовуватися як внутрішні логічні ресурси MS, а для сигналів налагодження збільшується кількість констант, що і є благоприємним для схемної реалізації УЛМ. Розглянемо логічну функцію
Х2(А1) Х3(А0) F
0 0 1
0 1 0
1 0 0
1 1 x1

Приклад 3. Можна побудувати УЛМ використовуючи додаткові логічні схеми, якщо вихідна функція більш ніж від одного аргументу.
Х4(А1) Х3(А0) F
0 0 x1x2
0 1 1
1 0 x1x2
1 1 x1x2

Логічні блоки на MS використовуються у сучасних СВІС програмної логіки, які випускаються відомими фірмами.
Тема 3.2. Перетворювачі кодів
Лекція №11с. Перетворювач двійкового коду в семи сегментний для цифрової індикації
Перетворювач двійково–десяткових чисел в код семисегментного індикатора.
Візуальне відображення двійково–десяткових чисел часто виконується за допомогою семисегментних індикаторів на основі електролюмінісцентних приладів, рідких кристалів або світлодіодних матриць. Кількість семисегментних індикаторів визначається розрядністю чисел, що відображаються на світловому табло - звичайно шість і більше десяткових цифр.
Десятковий код відображуваної цифри, що виводиться з обчислювального пристрою, поступає на вхід двійково - десяткового перетворювача, виходи якого a, b, c..., g підключаються до відповідних сегментів індикатора (рис. 1,а).

Рис. 1. Підключення перетворювача до індикатора (а) і відображення цифр (б).
Одиничне значення вихідного сигналу перетворювача викликає світіння сегмента, підключеного до цього виходу. Комбінації одиничних сигналів на виходах перетворювача утворять зображення десяткової цифри в своєму розряді (рис. 1,б).
Відповідність між двійково-десятковим числом і необхідними для відображення десяткової цифри наборами сегментів наведена в табл. 1.
Таблиця 1.
Х4 Х3 Х2 Х1 a b c d e f g Х4 Х3 Х2 Х1 a b c d e f g
0 0 0 0 1 1 1 1 1 1 0 0 1 0 1 1 0 1 1 0 1 1
0 0 0 1 0 1 1 0 0 0 0 0 1 1 0 1 0 1 1 1 1 1
0 0 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 0 0 0 0 0
0 0 1 1 1 1 1 1 0 0 1 1 0 0 0 1 1 1 1 1 1 1
0 1 0 0 0 1 1 0 0 1 1 1 0 0 1 1 1 1 1 0 1 1
61912535179000На основі даних табл. 1 і після їхньої мінімізації за допомогою карт Карно отримуємо систему логічних рівнянь для видів перетворювачів кодів:
(3)
Схема перетворювача двійково – десяткового коду в керуючі сигнали семисегментного індикатора наведена на рис. 2.

Рис. 2. Схема перетворювача коду «8421» в код семисегментного індикатора (для виходів a, b, c)

Приложенные файлы

  • docx 26615833
    Размер файла: 755 kB Загрузок: 0

Добавить комментарий