Сборник лаб работ 2006


Чтобы посмотреть этот PDF файл с форматированием и разметкой, скачайте его и откройте на своем компьютере.
Лабораторный
практикум
ОСКВА
2006
ФЕДЕРАЛЬНОЕ
АГЕНТСТВО
ОБРАЗОВАНИЮ
МОСКОВСКИЙ
ИНЖЕНЕРНО
ФИЗИЧЕСКИЙ
ГОСУДАРСТВЕННЫЙ
УНИВЕРСИТЕТ
ЛАБОРАТОРНЫЙ
редакцией
Ковригина
Схемотехника
практикум
чебное
.:
МИФИ
, 2006. 212
Ковригин
Тышкевич
описание
шести
лабораторных
курсу
Схемо
».
работе
краткое
студентов
специальности
Вычислительные
машины
сети
специальностей
изучающих
компьютерную
предназначено
студентов
дневного
вечернего
обуче
¤ Московский инженерно-физический
государственный
), 2006
.,
работа
Изучение
инструментальных
средств
проектирования
......................................................................4
работа
комбинационных
схем
...........................................23
работа
3.
триггерных
схем
...............54
работа
4.
счетчики
........................................................95
работа
многофункциональных
.......119
работа
6.
Состязания
сигналов
схемах
.......................143
Приложение
элементы
схемного
редактора
........................180
Приложение
Построение
временных
диаграмм
цифровых
....192
Приложение
руководство
осциллографом
....................................................198
Лабораторная
работа
1
СРЕДСТВ
ПРОЕКТИРОВАНИЯ
изучить
состав
возможности
управления
версального
лабораторного
овладеть
основными
проведения
стенде
маршрут
проектирования
цифровых
схем
использованием
исследования
проектируемых
схем
использованием
вир
практикум
курсу
Схемотехника
полняется
учебной
которой
студента
проектировщика
универсальная
инструментальной
все
практикумы
дисциплинам
системотехнического
студента
аппаратно
предназначенный
обучения
схемотехники
цифровых
систем
программируемой
включает
персональный
оснащенный
расширения
BORDO
анализатора
профессиональную
инструментальные
автоматизации
универсальный
содержащий
ПЛИС
фирмы
XILINX, 8-
семейства
MCS-51 PCF80
управления
практикуме
курсу
пользуется
часть
оборудования
стенда
FPGA XCS10-3PC84,
клавишные
индика
ПЛИС
невозможна
примене
систем
автоматизированного
значимыми
отладки
Понимание
общепризнанных
средств
описа
создаваемых
автоматизированными
средствами
изучение
возможностей
работы
оборудования
стенда
САПР
принципи
значение
успешного
выполнения
тикума
Недостаточное
инструментальных
средств
используемых
практикуме
значительным
затратам
выполнении
неудаче
НАЧАЛЬНЫЕ
программируемой
ПЛИС
руемые
логические
интегральные
) —
наиболее
современной
цифровой
Привлекательность
данной
заключается
конечному
возможности
создания
устройств
произвольной
внутренней
структу
сравнению
специализированными
(Application Specific Integral Circuit, ASIC),
устройств
ПЛИС
значительно
благодаря
изменение
принципиаль
электрической
схемы
выполняется
путем
экземпляра
металлических
реализуемых
водства
ASIC,
ПЛИС
используются
соединения
коммутируемые
программируемыми
существует
память

.
настоящее
распространенные
ПЛИС
следующую
архитектуру
CPLD (Complex Programmable Logic Device) —
использующие
конфигурации
энергонезависимую
память
FPGA (Field Programmable Gate Array) —
устройства
пользующие
конфигурации
энергозависимую
требует
универсальный
содержит
ПЛИС
ниже
рассматривается
только
тип
граммируемой
варианте
ПЛИС
выполненная
прямоугольной
конфигурируе
логических
(Configurable Logic Blocks, CLB),
окружен
вывода
(Input/Output Block, IOB).
CLB
располагаются
программируемые
. 1.1
ввода
вывода
имеются
отдельные
которые
обеспечивают
подключение
внешних
сигналов
Рис
. 1.1.
Обобщенная
структура
части
FPGA (
конфигурируемые
логические
система
вывода
являются
конфигурируе
реконфигурируемыми
средствами
зователей
логические
блоки
настраиваются
выполнение
преобразования
данных
система
межсоединений
требуемые
связи
между
логическими
результате
внутренней
FPGA
реализуется
нужной
конфигурации
Расположенные
кристалла
ввода
вывода
интерфейс
внешней
ввода
вывода
современных
вать
выполнение
множества
передачи
загрузки
последова
полученной
обеспечения
энергозависимую
конфигураци
онную
кристалла
выключении
конфи
гурация
ПЛИС
разрушается
при
включении
необходим
процесс
программирования
инициализации
фигурирования
загрузка
конфигура
используют
загрузки
конфигурационных
данных
кабель
соединяет
персональный
микросхемой
устройстве
отлаженные
данные
которое
непосредственно
подключается
ПЛИС
включения
питания
автоматически
загружаются
производиться
архитектуры
используемую
стенде
микросхему
популярного
семейства
Spartan
данные
1.1
XCS10-3PC84
Размер
Число
Макс
доступ
Число
Макс
число
число
196 61 616 10,000
3,000 -
Перестраиваемый
логический
элементом
ПЛИС
является
фигурируемый
логический
(CLB).
упро
внутренняя
структура
семейства
Рис
. 1.2.
Структура
CLB
ПЛИС
семейства
Spartan
состав
CLB
LUT (Look-Up Table),
используются
функций


;
группы
программируемых
мультиплексоров
средств
конфигурирования
Генераторы
логических
функций
важными
программируемыми
элементами
логическо
являются
схемы
. 1.2),
вырабатывающие
значения
логических
функций
реализовать
логическую
функцию
значение
логической
функции
универсальную
реализующую
функции
переменных
эту
уровне
венти
оказывается
сложной
другой
зрения
значительно
облегчается
функция
быть
таблицей
состоящей
Предположим
истинности
одноразрядной
адресные
памяти
получаем
значение
функции
значений
перемен
.






FPGA
вырабатывающие
логиче
функций
являются
компактными
статическими
представляет
стати
логический
используется
для
выполне
логических
статическое
загружаются
табли
логических
функций
вычисления
результата
зависит
функции
времени
считывания
внимание
сигналы
также
сигналы
поступающие
дополнительные
логического
мультиплексоры
. 1.2),
можно
реализовать
логические
функции
переменных
приведен
перечень
реализовать
логическом
функция
числом
переменных
более
четырех
любая
другая
функция
переменных
которые
связаны
первой
функции
плюс
третья
функция
переменных
функция
пяти
переменных
функция
переменных
некоторые
функции
переменных
зависящих
функции
функции
двух
разрядных

.
соответствующем
мультиплексоров
группы
схем
вырабатывающих
значения
функций
могут
выведены
запомнены
фронту
удобства
применение
памяти
для
истинности
другое
важное
таблица
преобразования
LUT (Look-Up Table)
использована
оперативное
запоминающее
устройство
органи
сдвиговый
возможность
использовать
блоки
Триггер
CLB
могут
ваться
для
сигналов
(LUT),
вырабатывающих
функций

.


DIN






-

(
.
. 1.2).

H
1




-
вносит
цепь
некоторую
задержку
общие
тактирования
разрешения
установки
сброса
. 1.2).
Внутренние
программируемые
. 1.3)
индивидуально
программировать
такти
рующего
мультиплексоров
также
пользован
вход
разрешения
. 1.3).
программиру
использованием
внутренних
цепей
сигнал
уста
состояние
окажется
конфигурации
воздействия
импуль
GSR (Global SR)

Рис
. 1.3.
Триггерная
схема
конфигурируемого
Блоки
ввода
вывода
сигналов
также
имеют
большое
ввода
вывода
стандарты
соединения
ввода
вывода
БВВ
обеспечивают
интерфейс
выводами
корпуса
ПЛИС
внутренними
логиче
схемами
Каждому
корпуса
блок
вывода
БВВ
быть
конфигурирован
двунаправленный
вывод
упрощенная
функциональная
схема
ввода
вывода
Сигнальный
вывод
получил
название
настройки
внутренний
нагрузочный
соединенные
шиной
питания
или
Эти
обеспечивают
систем
различными

.
Рис
. 1.4.
структура
БВВ
обслуживается
следующими
элементами
мультиплексорами
1, 2, 5
схемой
сигнал
получать
инверсной
зависимости
мультиплексора
сигнал
может
буфер
непосредственно
триггера
при
соответствующем
программировании
согласно
логике
управляют
уровень
сигнала
программируется
помощью
мультип
Внутренние
программируемые
триггера
рисун
тактирующего
буфер
программируемые
крутизну
Крутизна
некритичных
снижается
для
уменьше
уровня
сигналов
содержит
входной
буфер
программируемые
мультиплексоры
3, 4, 6
Delay
сигнал
зависимости
мультиплексоров
поступает
непосредственно
коммутации
фикси
руется
передается
печения
относительно
гарантирующего
сигнала
внут
цепь
может
включаться
схема
задержки
конфигурироваться







(1,2
)
Программируемые
соединения
показано
логические
ПЛИС
ружены
системой
совокупности
сегментов
соединяемых
друг
другом
программируемым
связи
вокруг
соединительных
длины
длинные
сегменты
секающие
кристалл
ширине
Кружками
программируемые
связи
пересечении
вертикального
горизонтального
программируемых
переключателей
одинарной
длины
осуществляют
соединения
огибают
переключа
блоки
следующим
облегчается
установление
длинных
связей
длинные
линии
пересекающие
весь
длине
предназначены
большие
при
нагрузке
логических
блоков
пересекают
горизонтальные
вертикальные
проходящие
непосредственно
могут
программируемыми
элементами
связи
подключаться
Дальнейшее
направление
нужные
цепи
осуществляется
программируемых
переключателей
Рис
. 1.5.
система
коммутации
программируемых
пересе
вертикальные
линии
связи
каждом
пересечении
имеется
цепь
поступающий
например
горизонтальной
вверх
зависимости
будет
Возможна
сигнала
нескольким
требуется
разветвление
программируемых
переключателей
является
использование
прохождении
сигналов
такую
матрицу
задержка
возможные
размещения
логических
какую
соединений
будут
затрачивает
устройства
путем
нахождения
размещения
позволило
сделать
этого
осуществляет
соеди
.
Рис
. 1.6.
Матрица
программируемых
переключателей
Транзисторный
управляемый
конфигу
замыкает
участок
зависимости
состояния





2.

-
линию
потенциал
включается
подается
сигнал
уста
навливающий
"1"
режиме
транзистор
триггер
неизменное
Так
триггера
памяти
конфигурации
высокое
стродействие
требуется
проектируется
оптимизацией
компактности
максимальной
устойчивости
стабиль
состояний
для
такого
влияют
его
Рис
. 1.7.
Схема
транзистора
управляемого
триггером
конфигурации
конфигурации
распределены
вперемешку
элементами
фигурируют
Загрузка
соответствующих
память
гурации
программирует
Процесс
оперативного
может
производиться
неограниченное
число
ПЛИС
конфигурация
разрушается
выключении
питания
питания
программирования
инициализации
конфигурирования
загрузка
данных
конфигурации
представленную
вводную
ПЛИС
возможность
изменения
схемы
устройства
стадии
использованием
языков
описания
аппаратуры
ПЛИС
тестирование
отсутствии
внутри
практически
цифровой




;
относительно
бесплатные
средства
управле
Windows,
средства
загрузки
дающие
минимальными
затратами
.
Динамические
параметры
конфигурируемого
блока
приведены
отдельные
динамические
характеристики
ПЛИС
1.2
Динамические
характеристики
микросхемы
XCS10-3PC84
Значение
Описание
Синхросигналы


4.0


4.0
Задержки
комбинационной
F/G
X/Y (
. 1.2)
F/G
X/Y
Динамические
параметры
. 1.2)
предварительной
.1. 2)
2.4
предварительной
. 1.2)
удержания
0.0
ОРГАНЫ
УПРАВЛЕНИЯ
УНИВЕРСАЛЬНОГО
ЛАБОРАТОРНОГО
данном
практикуме
используется
часть
оборудования
стенда
ПЛИС
FPGA XCS10-3PC84,
клавишные
Контакты
корпуса
уже
распаяны
плате
выведены
управления
Часть
лицевой
стенда
используемыми
управления
Рис
. 1.8.
Органы
управления
универсального
воздействий
предварительно
должна
быть
загружена
импульсов
них
двух
режимов
режиме
импульсов
либо
режиме
непрерывных
пульсов
режима
осуществляется
тумблером
. 1.8);
клавишных
3,
используемых
постоянных
контроля
состояния
схемы
стенде
имеются
четырехразрядных
светодиодных
шкал
произвольным
точкам
наблюдать
системе
оформлены
содержатся
библиотеке
Рис
. 1.9.
Схема
счетчика
Рис
. 1.10.
Временная
диаграмма
счетчика
проекта
отладка
стенде
Выполнить
подготовку
схемы
кри
сталле
подсоединив
макроэлементы
. 1.11).
Выполнить
размещение
. [2]).
Выполнить
загрузку
ПЛИС
. [2]).
лабораторном
преподавателю
виртуального
Измерить
указанию
преподавателя
задержки
схемы
Рис
. 1.11.
Схема
макроэлементами
стенда
литературы
Кузелин
«XILINX»:
структуры
семейств
1». 2001.
Введение
инструментальные
средства






/

. 2006.
Кузелин
ПЛИС
Горячая
линия
Гарбузов
Кнышев
Программируемые
ИМС
структурах
устройств
XILINX
языка
.:
БХВ
. 2000.
The Programmable Logic Data Book. Xilinx Inc. 1999.
Лабораторная
работа
2
изучить
методы
комбинационных
схем
логи
элементах
навыки
проектирования
комбинаци
овладеть
средствами
проектирования
опыт
исследования
синтезируемых
выходное
сигналов
комбинацион
функционирования
комбинационной
системой
логических
состоит
заданного
функционирования
системы
реключательных
функций
истинности
синтезе
всего
схему
использованием
комбинационных
схем
случае
имеет
ПРОЕКТИРОВАНИЕ
ОДНОВЫХОДНОЙ
КОМБИНАЦИОННОЙ
СХЕМЫ
следующих
получение
функции
представление
полученной
базисе
полученному
комбинационной
Пусть
задана
функция
переменных
деся
конституент
(0, 2, 4, 6, 10, 12, 14, 15).
функцию
функцию
логического
выражения
(
)
(
)
(
)
,
,
,
(
1
2
3
0
1
2
3
0
1
2
3
0
1
2
3
1
x
x
x
x
x
x
x
x
x
x
x
x
x
x
x
F
функции
Произведем
минимизацию
заданной
функции
используя
метод
Вейча
Рис
. 2.1.
функции
помощи
диаграммы
Вейча
Получим
следующее
выражение
функции



,
,
,

2
3
0
3
0
1
0
2
0
1
2
3
1
x
x
x
x
x
x
x
x
x
x
x
x
F
базисе
Шеффера
Преобразуем
полученное
виду
удобному
элементах
Преобразование
выполняют
следующим
правилам
знаки
конъюнкции
дизъюнкции
заменяют
знаки
импликанту
однобуквенные
импликанты
инвертируют
выражение
состоящее
только
букв
более
после
замены
инвертируют
Обычно
пункта
перехода
функции
это
типичный
случай
част
случаях
двух
пунктах
Проиллюстрируем
слу
чаи
Пусть
полученное
b
a
c
b
a
F
(.
выражение
будет
выглядеть
)
|
(
|
)
|
(
|
)
,
,
(
c
b
a
c
b
a
c
b
a
F
Допустим
b
a
c
b
a
F
(.
преобразования
выражение
будет
выглядеть
следующим
)
,
,
(
c
b
a
c
b
a
F

примере
получим
|
|
(
|
)
|
(
|
)
|
(
|
)
|
(
)
(
2
3
0
3
0
1
0
2
0
1
2
3
x
x
x
x
x
x
x
x
x
x
x
x
F
Построение
комбинационной
выполняют
следующей
последовательности
вначале
помощью
элементов
получают
переменных
используя
элементы
реализуют
члены
функции
заключенные
элементов
использованных
. b,
результирующего
элемента
последовательность
комбинационной
полученному
(2.3)
. 2.2.
получают
инверсные
значе
переменных
используя
элементы
лизуют
члены
логической
функции
заключенные
завершают
Рис
. 2.2.
Реализация
элементах
Временная
работы
приведена
Рис
. 2.3.
диаграмма
схемы
рассмотрения
вывод
функ
поступает
последовательность
сигналов
задающая
все
функция
0, 2, 4, 6, 10, 12, 14
схема
правильно
реализует
заданную
функцию
Динамические
параметры
комбинационной
схемы
динамическим
параметрам
задержки
переключения
0.
задержки
такой
последовательности
предварительно
схеме
длинный
путь
пути
прохождения
сигнала
длина
пути
последовательно
соединенных
вызывает
всех
элементов
найденном
пути
должен
вызывать
выходного
переход
другому
переключение
сигнала
записывают
выражения
для
подсчета
задержек
пере
ключения
0.
Выражения
собой
сумму
соответствующих
задержек
логических
путь
значение
задержек
найденные
значения
логических
элементов
путь
три
элемента
путей
несколько
временной
диаграмме
существует
которым
активизирует
путей
выбрать
любые
задержек
переключения
комби
схемы
задержек
показаны
Непосредственно
можно
записать
переключения
схемы
Подставляя
найденные
выражения
паспортные
значения
логических
элементов
получим
числовое
значение
задер
комбинационной
СИНТЕЗ
КОМБИНАЦИОННЫХ
МНОГОВЫХОДНЫХ
СХЕМ
практике
встречаются
комбинационные
реализующие
функцию
имеют
причем
значения
сигналов
зависят
Работа
описыва
совокупностью
функций
функционирования
одному
выходу
функций
совокупность
друг
друга
реализующая
будет
содержать
Однако
случае
схему
можно
сущест
упростить
счет
объединения
участков
схемы
реализую
одинаковые
члены
группы
содержащиеся
переключательных
функциях
реализация
функций
1
3
1
1
x
x
x
f
1
3
2
1
2
x
x
x
x
f
потребует
двух
элементов
первую
представить
1
3
2
1
1
x
x
x
x
f
изменяя
функции
например
),
упростить
поскольку
ляется
функций
случае
потребуется
элемента
элемента
этого
задача
минимизации
сведена
отдельных
Общая
минимизации
получению
таких
совокупности
функций
оптимально
системы
логических
функций
совместной
системы
логических
функций
[1-4].
предусматривает
выполнение
следующих
нахождение
системы
логических
функций
импликант
ставления
системы
логических
функций
логической
функции
дизъюнктивной
Нахождение
простых
импликант
системы
функций
Пусть
функции
зависит
четырех
импликанты
логических
(2.4)
импликант




,



: F
F
F
импликанты
функции
системы
Затем
функций
системы
зуют
подсистемы
состоящие
двух
функций
каждой
полученных
импликанты
образуют
функций
все
импликанты
процедуру
используя
функции
три
диаграммы
Вейча
. 2.4).
Рис
. 2.4.
Диаграммы
Вейча
трех
функций
Найдем
все
импликанты
функций
щенную
дизъюнктивную
нормальную
форму
функций
представляющих
логических
функций
Получение
произведения
функций
осущест
Вейча
соответствующих
функций
совмещенной
выполнить
операцию
значениями
совмещаемых
функций
показана
функции
рисунке
представлены
Вейча
для
логических
полученным
импликанты
функций
.
,
,
,
2
1
3
2
3
1
2
1
C
B
A
F
F
F
C
B
A
F
F
D
B
A
F
F
D
C
B
F
F
(2.6)

Рис
. 2.5.
Диаграммы
Вейча
логических
функций
Определение
простых
импликант
для
представления
системы
функций
минимизации
полученных
путем
вариантов
наиболее
формулы
системы
функций
Отыскание
формул
удобно
производить
импликантной
[2, 3].
импликантной
совокупность
конституенты
системы
логических
функций
Такую
совокупность
принято
называть
импликант
выбирают
которая
наименьшее
букв
называемую
минимальную
полную
совокупность
Составление
импликантной
матрицы
системы
функций
Импликантная
системы
функций
составляется
образом
заголовке
матрицы
записывают
импликант
системы
функций
(2.5)
Метка

.
импликанта
системы
функций
получит
импликанта
системы
(2.6)
будет
импликанта
присутствовать
системе
функций
системе
этом
случае
записывается
заголовке
матрицы
записывают
конституенты
системы
логических
функций
конституенте
будем
приписывать
указывающую
какие
функции
данная
конституента
для
консти
туенты
отдельная
колонка
. 2.1).
конституента
единицы
функцию
функцию
систему
клетка
импликантной
соответствует
признаком
конституента
глощается
импликантой
конституенты
содержится
импликанты
соответствующая
клетка
отмечается
Например
пересечении
конституентой
крестиками
отмечаются
седьмая
девятая
колонки
содержащие
метки
импликант
Заданные
логические
могут
построены
любой
совокупности
импликант
перекрывающих
импликантной
состоит
выборе
минимальным
букв
множества
прежде
всего
колонки
меткой
конституен
имеющие
Соответствующая
импликанта
входить
функцию
поглощает
конституенту
15
единст
Соответствующие
импликанты
выбранными
импликанты
перекрывающие
остальные
рассматриваемом
выбор
осуществляется
колонки
10, 11,
перекрываются
импликантой
пликанта
перекрываемые
колонки
колонки
будет
подмно
жеством
совокупности
функций
2.1
Импликантная
системы
логических
функций
Конституента
C
AB
ABC
BC
A
C
B
A
C
B
A
C
B
A
C
B
A
B
A
C
B
A
B
A
C
B
A
F
F
F
F
F
F
F
1 2 3 4 5 6 7 8 9 10111213 14 15 16






































Запись
логических
функций
найденного
подмножества
нетрудно
писать
каждую
логическую
функцию
достаточно
составить
дизъюнкцию
импликант
совместно
содержащие
функции
количество
искомую
минимальную
совокупность
переключательных
функций
приведена
реализация
системы
функций
Рис
. 2.6.
Реализация
многовыходной
комбинационной
Реализация
помощью
постоянного
запоминающего
устройства
Память
содержимое
задается
желанию
пользовате
является
средством
любых
задач
памяти
реализуют
аппаратным
торую
таблицу
применим
переклю
функциям
автоматам
арифметическим
функциям
функциям
произвольного
Память
поступающему
формирует
результат
(0
выдает
бит
Этот
функционирования
непосредственно
соответствует
задаче
воспроизведения
переключательной
функции
назначить
мую
выходную
переменную
запрограммировав
согласно
таблице
значений
функции
организацией
1024
быть
использо
для
воспроизведения
переключательной
функции
.
организацией
разрядное
ячейке
адресом
переключательных
функций
Действительно
воспроизведена
любая
переключательная
функция
аргумен
функций
Важна
представляются
ином
устройстве
переключательные
функции
ППЗУ
реализуются
совершенные
дизъюнктивные
нормальные
словами
предусматривается
какая
минимизация
функций
упрощения
уравне
смысл
использовании
ПРОЕКТИРОВАНИЕ
КОМБИНАЦИОННЫХ
СХЕМ
VHDL
Математической
комбинационной
схемы
является
логическая
функция
функции
наибольшее
распространение
лучили
алгебраическое
табличное
представление
представление
бинарную
декомпозиция
функций
аргументов
Любую
логическую
функцию
Логическая
числе
аргументов
пяти
осуществлять
функции
совокупность
функций
представление
является
универсальным
трудоемким
трудно
контролируемым
аргументов
смешанные
Декомпозиция
заданном
базисе
мало
продуктивна
для
схем
ПЛИС
при
разработанных
устройств
новую
элементную
ляться
самой
процедурой
функционирования
Часто
создается
если
вход
установ
логическую
совокупность
совокупности
могут
разложены
анализа
следующих
рассуждения
автоматически
Часто
функций
связан
личными
предпочтениями
разработчика
VHDL
возможности
без
ручного
формы
другую
синтезабельного
описания
Логическая
последовательными
опе
булевским
уравнени
параллельным
булевского
выражения
вставкой
логической
схемы
рассмот
функций
(2.4)
потоковых
используют
параллельное
присваивание
Параллельное
присваивание
безусловное
параллельное
присваивание
условное
параллельное
присваивание
параллельное
присваивание
выбору
параллельное
присваивание
качестве
описания
комбина
схемы
могут
выступать
булевские
уравнения
или
таблица
легко
выражениям
используя
оператор
присваивания
(concurrent signal-assignment
=
expression;

прини
значение
выражения
expression».
значения
сигна
листинге
описание
комбинационной
схемы
уравнениям
использованием
Описание
схемы
использованием
присваивания
KS_1
is

port
(
,D:
in
BIT;
out
BIT
KS_1;
KS_1_arch
of
KS_1
is

and not
D)
or
(
not
B
and
C
and not
D)
or

not
A
and

not
B
and not
D);
not
B
and
C
and not
D)
or
(
not
A
and not
B
and
C);
not
B
and
D)
or
(
not
A
and not
B
and not
D);
KS_1_arch;
Логические
старшинство
выполняются
слева
направо
выражениях
выпол
регулируется
скобками
приоритет
получения
нужного
результата
заключать
подвыражение
.
присваивание
воспользоваться
формой
параллельного
оператора
присваивания
(conditional signal-assignment
словами
=
expression
when
boolean-expression
else
when
boolean-expression
else
when
boolean-expression
else
случае
boolean-expression
отдельные
буле
объединяют
булевых
языка
VHDL,
таких
булевыми
булевы
результаты
срав
выполняемого
tional operators
пример
условного
лельного
присваивания
Внешние
удобства
условий
представлены
(3
Результаты
сравнения
булево
выраже
помещенное
словами
else
значение
вектора
двоичный
котором
функция
Совокупный
условий
операторов
должен
покрывать
все
возможные
сигналов
Приведенное
представляет
сути
СДНФ
функций
Описание
схемы
использованием
условного
присваивания
KS_6
is

port
(
in
BIT_VECTOR (3
downto
0);
out
BIT
KS_6;
KS_6_arch
of
KS_6
is


when
A = "0000"
or

or

or

or

or

or

else
'0';
when
A = "0010"
or

or

else
'0';
when
A = "0000"
or

or

or

or

or

else
'0';
KS_6_arch
;
присваивание
выбору
Параллельный
присваивания
другого
рода
выбору
присваивание
(selected
signal-assignment statement),
синтаксис
следующий

expression

select

when

choices
,
when

choices
,
вычисляет
выражение
expression
сваивает
сигналу
signal-name
значение
соответствующее
(choices),
значение
expression.
Альтернативой
предложении
значение
expression
список
значе
разделенных
вертикальной
операторе
должны
быть
купности
включать
возможные
случаи
последнем
можно
воспользоваться
словом
указания
значения
expression,
упомянуты
листинге
продемонстрирован
написа
комбинационной
схемы
использованием
избирательного
сигнального
Внешние
схемы
здесь
также
удобства
представлены
виде
пользуется
ключевое
слово
указания
все
другие
переменных
были
упомянуты
предполагает
задание
функций
СДНФ
Описание
схемы
использованием
KS_3
is

port
(
in
BIT_VECTOR (3
downto
0);
out
BIT;
out
BIT;
out
BIT
KS_3;
KS_3_arch
of
KS_3
is

with
A
select

when
"0000" | "0010" | "0100" | "0110" | "1010" |
when others
;
with
A
select

when
"0010" | "0011" | "1010",
when others
;
with
A
select

when
"0000" | "0001" | "0010" | "0011" | "1001" |
when others
;
KS_3_arch;
архитектуру
видоизменить
чтобы
воспользоваться
удобной
интерпретацией
функции
сигналов
тип
IN-
записать
(
Внутри
Foundation Express
представ
ляются
используется
Преобразование
целых
без
участия
пользователя
битового
как
допустимый
диапазона



.
Описание
схемы
KS_4
is

port
(
in
INTEGER
range
0
to
15;
out
BIT
KS_4;
KS_4_arch
of
KS_4
is

with
A
select

when
0 | 2 | 4 | 6 | 10 | 12 | 14 ,
when

others
;
with
A
selec
t
when
2 | 3 | 10 ,
when others
;
with
A
select

when
0 | 1 | 2 | 3 | 9 | 11 ,
when others
;
KS_4_arch;
поведенческом
поведенческим
элементом
является
совокупность
последователь
одновременно
другими
параллельными
другими
процессами
Логическая
описана
последовательными
Последовательный
нужно
выбирать
альтернатив
осно
сигнала
выражения
читабельным
дающим
лучший
результат
является
case
Синтаксис

expression
is
when

choices
�=
sequential-statements
. . .

when

choices
�=
sequential-statements
end case
;
вычисляется
заданное
expression,
выбирается
альтернатив
соответствующие
последовательные
sequential-
Заметьте
альтернатив
choices
записать
большее
число
последовательных
альтернативы
choices
могут
форму
нескольких
значений
разделенных
вертикальной
Альтернативы
быть
содержать
возможные
типа
выражения
последней
альтернативе
воспользоваться
указания
значений
которые
были
упомянуты
листинге
вариант
комбинационной
используется
было
варианте
листинг
позволя
наглядной
задать
желаемое
функциональное
также
использован
тип
INTEGER
сигналов
Описание
схемы
поведенческом
использованием
оператора
KS_5
is

port
(
in
INTEGER
range
0
to
15;
out
BIT
KS_5;
KS_5_arch
of
KS_5
is

process
(A)
begin
case
A
is

when
� 0 | 2 | 4 | 6 | 10 | 12 | 14 = F1 = '1' ;
when others
� = F1 = '0' ;
end case
;
case
A
is

when
� 2 | 3 | 10 = F2 = '1' ;
when others
� = F2 = '0' ;
end case
;
case
A
is

when
� 0 | 1 | 2 | 3 | 9 | 11 = F3 = '1' ;
when others
� = F3 = '0' ;
end case
;
end process
;
KS_5_arch;
Последовательный
Последовательный
возможность
подойти

boolean-expression
then

sequential-statement
;

boolean-expression
then

sequential-statement

sequential-statement


boolean-expression
then

sequential-statement

boolean-expression
then

sequential-

boolean-expression
then

sequential-
;

boolean-expression
then

sequential-statement

boolean-expression
then

sequential-

boolean-expression
then

sequential-

sequential-statement

;








-
boolean-expression
значение
оператор
форме
добавляется
предложение
"else"
другим
sequential-statement,
исполняется
булево
выражение
значение
использу
специальное
ключевое
слово
предложения
Последовательный
sequential-statement
предложения
исполняется
случае
булево
ражение
предложении
все
предшествующие
булевы
boolean-expressions

.
Последовательный
оператор
sequential-statement
заключитель
необязательного
предложения
предыдущие
boolean-expressions
имеют
false
пояснения
описания




(
. 2.2)
-
логических
функций
столбцах
заголовком
Совпадение
значения
указанных
функций
соответствующих
листинге
представлено
поведенческое
описание
использованием
пользуется
как
схемы
приведенного
состоит
последователь
принадлежность
текущего
подмножеств
наборов
совпадающие
значения
функций
1,
соответствующее
значение
2.2
истинности
A B C D F
0 0 0 0 1 0 1
0 0 0 1 0 0 1 +
0 0 1 0 1 1 1
0 0 1 1 0 1 1
0 1 0 0 1 0 0 +
0 1 0 1 0 0 0 +
0 1 1 0 1 0 0 +
0 1 1 1 0 0 0 +
1 0 0 0 0 0 0 +
1 0 0 1 0 0 1 +
1 0 1 0 1 1 0
1 0 1 1 0 0 1 +
1 1 0 0 1 0 0 +
1 1 0 1 0 0 0 +
1 1 1 0 1 0 0 +
1 1 1 1 0 0 0 +
Описание
схемы
поведенческом
использованием
оператора
KS_6
is

port
(
in
BIT_VECTOR (3
downto
0);
out
BIT_VECTOR (1
to
3)
KS_6;
KS_6_arch
of
KS_6
is

process
(A)
if
A = "0001"
or
A = "1001"
or
A = "1011"
then
F = "001" ;
elsif
A = "0100"
or
A = "0110"
or
A = "1100"
or
A = "1110"
then
F = "100" ;
elsif
A = "0000"
then
F = "101" ;
elsif
A = "0010"
then
F = "111" ;
elsif
A = "0011"
then
F = "011" ;
elsif
A = "1010"
then
F = "110" ;
else
F = "000" ;
end if
;
end process
KS6;
KS_6_arch;

Реальная
интерпретация
приведенных
описаний
системы
булевых
функций
VHDL
аппаратной
может
существенно
отличаться
варианта
приведенного
САПР
автоматическую
оптимизацию
случае
реализации
ПЛИС
функции
используемых
будут
реализованы
полутора
конфигурируемых
ПЛИС
логиче
таблица
или
look-up table (LUT),
представляющая
Если
адресу
адреса
представляет
собой
конституенту
функции
Напри
если
адресу
1,1,1,1
реализует
функцию
функции
Исключающее
четыре
Рис
. 2.7.
функции
Исключающее
четыре
входа
ПОДГОТОВКА
ВЫПОЛНЕНИЮ
Изучить
работы
Выполнить
комбинационной
переключательных
функций
элементах
Создать
описание
комбинационной
трех
ключательных
функций
VHDL
соответствии
усло
Выполнить
системы
Xilinx Foundation.
счетчик
CB4CE (
Выполнить
функциональное
схемы
. 2.8).
Рис
. 2.8.
Схема
эксперимента
Выполнить
комбинационной
VHDL
реализован
схемный
Выполнить
размещение
двух
подсоединив
стенда
Выполнить
задер
переключения
двух
вариантов
комбинационной
Выполнить
загрузку
ПЛИС
стенда
преподавателю
работу
виртуального
Измерить
задержки
переключения
комбинационной
Сдать
преподавателю
конце
содержать
комбинационной
комбинационной
результаты
экспериментальных
Рис
. 2.9.
Схема
размещения
кристалле
литературы
переключательных
. 1.
Комбинационные
. /
англ
Наука
, 1970.
устройства
автоматики
Поспелова
, 1978.
Вавилов
схем
, 1963.
Поспелов
Логические
анализа
синтеза
, 1974.
Блейксли
цифровых
устройств
малы
большими
схемами
Пер
англ
Вища
, 2000.
Проектирование
цифровых
устройств
Суворова
VHDL.
, 2003.
устройств
XILINX
языка
.:
инструментальные
средства
устройств
ПЛИС
учебное
Лабораторная
работа
3
ПРОЕКТИРОВАНИЕ
СИНХРОННЫХ
СХЕМ
синхронных
схем
овладеть
методом
проектирования
двухступенчатого
получить
проекти
рования
синхронных
схем
исследования
все
цифровые
устройства
сочетают
функции
функцией
таких
устройств
является
памяти
уст
чаще
используется
двумя
устойчивыми
состояниями
триггер
Структуру
представить
виде
запоминающей
ячейки
управления
Рис
. 3.1.
Обобщенная
структура
триггерной
схемы
схема
управления
логические
синхронизации
установки
«1»,
«0»
ячейка
Запоминающая
разрешенные
сигналы
противоположны
Рис
. 3.2.
Запоминающая
ячейка
триггер
триггер
входами
элементах
его
условное
графиче
обозначение
инверсными
элементах
условное
графическое
Запоминающую
ячейку
асинхронным
) RS-
асинхронного
момент
входов
изменения
средственно
передаются
управления
преобразует
информацию
ступающую
сигналы
сигналы
поступают
схемы
управления
связь
пунктиром
Синхронизирующий
вход
применяемые
потенциальной
системе
элементов
еще
синхронизирую
Импульсы
поступающие
обобщен
структуре
. 3.1)
еще
вход
синхрони
входной
информации
вход



.
рассматриваемые
ниже
сле
дующими
поступают
сигналы
логическую
входную
информацию
несут
являются
сигналами
синхронизации
принимается
поступлением
импульса
зависимости
организации
управления
статическим
управлением
двухступенчатые
триггеры
динамическим
управлением
записью
СИНХРОННЫЕ
ТРИГГЕРЫ
СТАТИЧЕСКИМ
УПРАВЛЕНИЕМ
информация
рассматриваемых
значение
единице
течение
всей
ключение
сигналов
логических
входах
вызывает
изменение
триггера
Поэтому
меняют
статическим
управлением
записью
реализуется
подключением
двух
элементов
. 3.3).
сигналов
логических
между
Временная
триггера
Рис
. 3.3.
статическим
управлением
условное
графическое
Рис
.3.4.
диаграмма
триггера
статическим
управлением
записью
триггера
дополнительными

установки
или
элементах
показа
Рис
. 3.5.
статическим
управлением

условное
графическое
обозначение
триггер
практике
получила
статическим
управлением
записью
задержка
передается
сигналы
представляют
задержанные
сигналы
получить
если
инвертированный
сигнал
Однако
целесообразно
использовать
уже
имеющиеся
Рис
. 3.6.
триггер
статическим
управлением
пунктиром
триггера
логическая
схема
условное
графическое
триггера
его
переходов
условное
графическое
DV-
триггера
его
переходов
триггер
D-
разрешение
для
пунктирная
. 3.6),
получим
статическим
управлением
записью
Легко
заметить
местами
нарушения
СИНХРОННЫЕ
ДВУХСТУПЕНЧАТЫЕ
двухступенчатый
схема
двух
двух
последовательно
соединенных
статическим
управлением
записью
запрещен
достигается
включе
инвертора
импульсов
ступени
Рис
. 3.7.
Структура
двухступенчатого
триггера
условное
графическое
обозначение
двухступенчатого
сле
дующая
прием
первую
ступень
синхронизирующий
ступе
благодаря
поступает
ступень
открыт
. 3.7).
ступень
копирует
хранимую
ступени
Следовательно
состояние
ступеней
двухсту
триггера
сигналы
логических
изменения
двухсту
ступень
вто
синхронизирующему
Информация
находящаяся
логических
двухступенчатого
первую
ступень
ступень
остается
покое
первую
ступень
при
изменении
первой
ступени
передается
рую
ступень
появляется
выходе
двухступенчатого
двухступенчатый
представляет
собой
состоящую
синхронных
статиче
управлением
. 3.8).
Рис
. 3.8.
двухступенчатый
триггер
пунктиром
триггера
Временная
иллюстрирующая
данного
приведена
рассмотрения
временной
видно
сигнал
синхроимпульса
справедливо
двухступенчатого
Рис
. 3.9.
диаграмма
двухступенчатого
триггера
практике
получил
двухступенчатый
триггер
Данный
имеет
J = K =
синхроимпульса
изменяет
состояние
противоположное
значениях
таблицу
триггера
двухступенчатый
функцией
преобразуется
триггер
обратную
его
Другой
6,
вторую
ступень
первой
управляются
отдельным
управления
Рис
. 3.10.
двухступенчатый
триггер

его
условное
графическое
закрыты
сигналов
влияют
состояние
синхроимпульса
«0»
зависимости
сигналов
триггера
ступени
нулевой
сигнал
вначале
вторую
первой
устанавливает
ступени
требуемое
синхроимпульса
первую
ступень
затем
ступени
ступени
детально
данного
иллюстрирует
временная
приведенная
Асинхронные
двухступенчатого
все
внутренней
низацией
двухступенчатые
динамическим
управлением
установки
состояние
. 3.10).
поступающие
пользуются
других
входов
переднему
фронту
устанавливают
состояние
Буквой
асинхронный
установки
состояние
буквой
установки
состояние
Синхронный
реализует
переходов
. 3.2).
Наличие
синхронного
асинхронных
входов
указыва
следующим
сокращенного
логических
пишут
асинхронных
R
JK
.

Рис
. 3.11.
Временная
диаграмма
двухступенчатого
триггера
Динамические
параметры
синхронных
двухступенчатых
триггеров
динамическими
параметрами
ляются
задержки
переключения
различным
установки
сигналов
удержания
логических
сигналов
двухступенчатых
Задержки
переключения
переключения
синхронизирующему
задержками
последовательно
логических
элементов
изменении
синхроим
пульса
. 3.11).
структуры
задержки
переключения
для
логические
задержки
переключения
синхронизирующему
2
.
.
01
01
01
t
Q
C
t
CQ
t

следует
триггера
задержки
переключения
установочным

предварительной
установки
уст
течение
гический
вход
оставаться
неизменным
сигнала
Активным
называют
такое
изменение
синхроимпульса
вызывает
переключение
сигнала
двухступенчатого
1/0
синхроимпульса
поступление
новой
логические
опережать
фронт
синхроимпуль
минимум
уст
установки
логических
сигналов
двухступенчатых
быть
больше
синхроимпульса
сигнал
логический
подаваться
синхроимпульса
или
случае
удержания
удержания
для
триггерных
времени
сигнал
оставаться
неизменным
активного
изменения
оставаться
неизменным
активного
изменения
сигнала
переключение
Поскольку
двухступенчатых
переключение
хроимпульса
нейтрализует
действие
логических
удержания
сигналов
логических
входах
двухступенчатых
нулю
СИНХРОННЫЕ
ТРИГГЕРЫ
ДИНАМИЧЕСКИМ
УПРАВЛЕНИЕМ
Отличительной
динамическим
управлением
является
поступает
сигнала
случае
вход
инверсный
вход
принцип
действия
динамическим
управлением
записью
Временная
его
. 3.13.
Будем
если
находится
сигнал
его
случае
выходе
элемента
будет
сигнал
Рис
. 3.13.
Временная
диаграмма
триггера
управлением
записью
Последовательность
синхро
импульса
следующая
элементы
поступает
элементов
Рис
. 3.12.
триггер


изменении
сигнала
элементов
снимается
запрет
образуют
триггеры
запоминающие
ячейки
для
время

будем
считать
вспомогательных
. 3.12).
состояние
,
0
R
S


будут
соответственно
случае
S


вспомогательных
изменится
Следует
заметить
сигналы
логических
входах
изменяться
образуется
вспомогательный
время
времени
задержки
переключения
сигнал
вспомогательного
сигнал


информации
элементах
2,
сигнала
. 3.13)
установится
времени
задержки
переключения
двух
изменении
сигнала
выходе
1)
элементов
сигнала
логических
происходит
переключение
Следовательно
могут
поступать
собственные
других
общую
синхронизирующий
сигнал
снова
закрываются
установятся
значения
практике
получили
JK-
динамическим
управлением
записью
триггер
Логическая
структура
управлением
Рис
. 3.14.
динамическим
входом
условное
графическое
обозначение
триггера
иллюстрирует
диаграмма
изобра
женная
рис
Рис
. 3.15.
Временная
диаграмма
триггера
триггер
Структура
служить
получения
триггера
. 3.16)
. 3.17)
управлением
Рис
. 3.16.
инверсным
условное
графическое
обозначение
Рис
. 3.17.
триггер
прямым
входом
условное
графическое
обозначение
Динамические
параметры
синхронных
триггеров
динамическим
управлением
управлением
более
высоким
сравнению
двухступенчатыми
быстродействием
триггеры
также
нечувствительны
сигналам
логических
уровнях
триггеров
сигналы
подаваться
синхроимпульса
установки
).
необходимо
выдерживать
неизменными
некоторое
время
удержания
пульса
Нарушение
непредсказуе
мому
оценку
параметров
синхронных
динамическим
управлением
примере
Задержки
переключения
следует
временной
диаграммы
задержки
ключения
условии
логические
задержки
.
.
10
01
01
t
Q
C
t
CQ
t

триггера
диаграммы
. 3.14
3.15)
задержки
установочным

.
01
Q
R
t

предварительной
установки
для
Надежное
переключение
поступлением
импульса
закончатся
все
сигнала
следует
временной
диаграммы
задержке
переключения
двух
удержания
удержания
следующих
ображений
активного
синхроимпульса
вспомогательные
триггеры
Следовательно
удержания
сигнала
задержке
переключения
элемента
. 3.19):
Рис
. 3.18.
Время
установки
логическом
триггера
УСЛОВНОЕ
ГРАФИЧЕСКОЕ
ОБОЗНАЧЕНИЕ
ТРИГГЕРНЫХ
СХЕМ
заключение
условных
графи
триггеров
информацию
функции
свойствах
чтение
понимание
принципиальных
устройств
. 3.20
обозначения
графические
обозначения
различных
типов
следующие
триггеров
статическим
управлением
буква
двухступенчатых
две
буквы
динамическим
управлением
« / »
0/1;
символ
« \ » —
активный
двух
ступенчатых
динамическим
управле
записью
буква
предварительной
установки
или
буквами
установ
Рис
. 3.19.
Время
удержания
сигнала
триггера
установка
позициях
дополнительного
поля
обозначений
Рис
. 3.20.
Условные
графические
триггерных
схем
триггер
инверсными
триггер
прямыми
статическим
управле
триггер
статическим
управлением
записью
двухсту
триггер
двухступен
чатый
асин
триггер
прямым
ческим
входом
асин
триггер
инверсным
ПРОЕКТИРОВАНИЕ
СХЕМ
триггерных
схем
используют
последовательностных
[2].
поведения
представленного
последователь
зависимостями
следующе
внутреннего
состояния
выходного
сигнала
состояния
, S, R
текущего
внутреннего
состояния
разомкнуть
обратные
связи
станет
, S, R
,..., y
функциями
,...,
. 3.21,
Рис
. 3.21.
схемы
триггера
сведен
синтезу
следующей
системы
функций
, ... , y
, S, R, y
, ... , y
); (3.1)
. . . . . . . . . . . . . . . . . . . . . . . . . . .
, S, R, y
, ... , y
Используя
синтезировать
структуру
двухступенчатого
структуру
динамиче
управлением
[2].
ручная
затруд
необходимостью
минимизации
булевых
функций
ДВУХСТУПЕНЧАТЫХ
ТРИГГЕРОВ
двухступенчатой
организацией
существенно
упростить
если
представить
структуру
неизменной
таблицей
Рис
. 3.22.
Обобщенная
структура
двухступенчатого
триггера
отражает
принцип
двухступенчатого
комбинационной
случае
поступают
сигналы
Комбинационная
преобразует
сигналы
чтобы
реализовать
другое
таблицей
будет
ступени
поступит
синхроимпульс
сигнал
переключит
пени
соответствии
таблицей
переходов
После
окончания
новое
состояние
ступени
будет
рую
ступень
сформируется
состояние
функций
возбуждения
ступени
уже
нулю
фиксируется
другое
Функции
записать
следующем
Q(t), E1(t), E2(t), C(t)];
Q(t), E1(t), E2(t), C(t)].
переменных
выражениях
времени
возбужде
являются
переключательными
функциями
вуют
комбинационные
схемы
Следовательно
синхронного
двухступенчатого
составлении
возбуждения
первой
ступени
нимизации
найденных

синхронного
двухступенчато
следующей
0 0
0 1
1 0
1 1
()

Формирование
возбуждения
ячейки
истинности
для
функций
возбуждения
запоминающей
ячейки
Аргументами
для
функций
вуют
делить
значения
функций
формировании
истинности
нижнюю
функции
такие
кото
меняют
состояние
состояние
триггера
Следует
помнить
состояние
первой
ступени
ступени
значение
значению
переходов
. 3.2,
что
запрещенной
комбинацией
входных
сигналов
является
= 1
своего
состояния
Теперь
первую
. 3.1.
как
значения
функций
изменять
значение
Q' = Q =
возможно
функция
будет
1,
эквивалентно
неопределенному
значению
функции
3.1
истинности
функций
возбуждения
запоминающей
триггера
0 0 0 0 1 X
0 0 0 1 X 1
0 0 1 0 1 X
0 0 1 1 X 1
0 1 0 0 1 X
0 1 0 1 X 1
0 1 1 0 1 X
0 1 1 1 X 1
1 0 0 0 1 X
1 0 0 1 X 1
1 0 1 0 1 X
1 0 1 1 1 0
1 1 0 0 0 1
1 1 0 1 X 1
1 1 1 0 0 1
1 1 1 1 1 0
Примечание
значение
вторую
Q' = Q =
Чтобы
изменилось
значение
функции
принимать
произвольное
данном
Рассуждая
аналогичным
заполним
первую
этой
таблицы
рассматривались
значения
сигналов
содержание
таблицы
неизменно
определении
значений
функций
полови
табл
использовать
переходов
синтезируемого
Рассмотрим
первую
строчку
второй
значения
входных
переменных
следую
щие
Теперь
обратимся
таблице
изменяет
своего
состоя
следовательно
Вторая
половины
таблицы
отличается
первой
только
значением
Следовательно
таблицей
переходов
должен
изменить
Чтобы
изменил
свое
функции
— 0.
подобные
рассуждения
заполняем
возбуждения
заполнения
таблицы
истинности
найдем
минимальную
дизъюнктивную
нормальную
форму
функций
затем
представим
найденные
выражения
функции
функций
возбуждения
Рис
. 3.23.
Вейча
функций
возбуждения
запоминающей
результате
минимизации
получим
следующие
функций
возбуждения
триггера
схема
ПЛИС
предварительной
установки
состояние
Рис
. 3.24.
двухступенчатый
триггер
установочным
асинхронным
учесть
процессе
увеличило
задачи
ную
установочными
предварительной
установки
практически
двухступенчатого
анализа
любого
двухступенчатого
триггера
видно
сигналы
логических
влияют
состоя
триггера
запоминающая
ячейка
ступени
копирует
триггера
ступени
открыты
связи
специальным
уста
сигналом
состояние
запоминающей
ячейки
ступени
изменит
триггер
ступени
скопирует
триггера
Время
которое
двухступенчатого
триггера
установится
состояние
будет
определяться
задержкой
четырьмя
последовательно
включенными
логическими
увеличения
быстродействия
сигнал
установки
одновременно
запоминающие
ячейки
второй
ступени
. 3.10
3.24).
этом
состояние
установится
время
времени
задержки
логических
непосредственно
воздействует
состояние
первой
ступени
двухступенчатого
Поэтому
установочного
комбинация
сигналов
запрещенной
установочные
сигналы
управления
ступени
3.24).
СИНХРОННЫХ
ТРИГГЕРОВ
динамическим
управлением
записью
затруднительно
использовать
изложенный
подход
части
варианта
домашнего
уравнениям
(3.1)
логическую
структуру
управлением
получены
синтеза
[2].
Если
приведенным
уравнениям
комбинационную
схему
заданной
системе
элементов
соединить
одноимен
ные
полюса
вход
схемы
образовать
обратные
связи
получим
структуру
вторую
домашнего
зада
следующем
примере
система
вающая
логическую
структуру
Переменные
внутренние
переменные
триггера
входы
установки
триггера
прямой
вариантах
функция
внутренней
переменной
связей
комбинационной
будет
Прежде
чем
логическую
структуру
уравнениям
минимальной
нормальной
заданы
уравнения
базисе
Шеффера
Логическая
структура
триггера
базовых
XC10PC84,
этим
уравнениям
приведена
. 3.25.
Рис
. 3.25.
триггера
управлением
что
таблица
JK-
триггера
образом
нами
получены
структуры
ПРОЕКТИРОВАНИЕ
ТРИГГЕРНЫХ
СХЕМ
вариантах
необходимо
синхронный
триггер
управлением
фронту
0/1
установки
триггера
или
или
Последнее
усло
обусловлено
библиотечные
ПЛИС
синтезатор
выполняет
отображение
VHDL-
используют
установку
зуют
или
установку
Средства
VHDL,
используемые
для
поведения
тригге
зависят
представляет
функционирования
распоряжении
имеется
система
уравнений
структура
Построение
динамическим
управлением
записью
описание
языке
VHDL
выполнено
использова
сигнального
присваива
листинг
Описание
уравнениям
trigger_0
is

port
(
in
BIT;
out
BIT
trigger_0;
trigger_0_arch
of
trigger_0
is

signal
Y1: BIT;
signal
Y2: BIT;
signal
Y3: BIT;

or not
c
or not
Y2
or
(
not
E2
and not
R
and
Y3)
or
(E1
and not
R
and
Y1
and not
Y3);
or

not
c
or

not
Y1
or
(
not
E1
and not
S
and not

or
(E2
and not
S
and
Y2
and

or not
Y2
or
(
not
R
and
Y1
and
Y3);
trigger_0_arch;
требует
системы
уравнений
структуру
триггера
получение
достаточно
процедур
функциониро
триггера
задать
алгоритмической
функционирования
используя
уравнения
Характери
стическое
уравнение
получают
таблице
записи
вернутой
) 0 0 0 0
0 1 0
0 0 1 1
1 0 1 0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0
Рис
. 3.26.
таблицы
триггера
функции
последующим
упро
результате
получим
следующее
триггера
функционирования
триггера
использованием
рактеристического
уравнения
представить
. 3.27.
Примечание
данном
алгоритме
уста
триггера
«0».
придерживаться
следующих
установочных
входов
системе
FOUNDATION:
PRE
установки
триггера
ветственно
R, S
синхронные
установки
триггера
соответственно
Рис
. 3.27.
Алгоритм
функционирования
триггера
уравнения
чтобы
описать
данный
функцио
триггера
описания
сигнала
средством
языке
VHDL
атрибутов
event
Атрибуты
сигналов
используют
получения
происходят
сигналами
Обраще
атрибутам
следующий
синтаксис
”C” —
конструкция
шаге
времени
выдает
значение
true
сигнал
значение
3.2
приведено
описание
функционирования
триггера
использованием
event
Заметим
"C'event"
истинна
изменении
этому
анализа
фронта
сигнала
предусмотрена
= ‘1’.
Описание
использованием
уравнения
trigger_2
is

port
(
in
BIT;
buffer
BIT
trigger_2;
trigger_2_arch
of
trigger_2
is


process
(CLR, C)
begin

if
CLR='1'
then
Q = '0' ;
elsif
C'
event and
C='1'
then

and not
Q)
or
(
not
E2
and
Q);
end if
;
;
trigger_2_arch;
асинхронный
преобладает
над
сигналом
поэтому
предложении
неактивный
уровень
вступает
действие
предусмотрено
наличии
актив
исполняется
последовательный
Булево
которому
значение
характери
стическое
уравнение
полученное
Алгоритм
функционирования
триггера
можно
путем
интерпретации
таблицы
переходов
. 3.28).
Рис
. 3.28.
Алгоритм
функционирования
триггера
языке
VHDL



нужно
выбирать
альтернатив
осно
сигнала
выражения
читабельным
дающим
лучший
результат
является
case
Описание
функционирования
примене
векторную
переменную
затем
образо
вать
сигналов
листинг
триггера
установочным
предварительной
установки
«0».
входу
будет
установлен
«0»
только
сигнала
синхронизирующем
Описание
использованием
оператора
trigger_2
is

port
(
in
BIT;
buffer
BIT
trigger_2;
trigger_2_arch
of
trigger_2
is


process
(CLR,C)
A: BIT_VECTOR (1
downto
0);
begin

&
E2;
if
CLR='1'
then
Q = '0' ;
elsif
C'
event

and
C='1'
then

case
A
is

when
� "00" = Q = Q;
when
� "01" = Q = '0';
when
� "10" = Q = '1';
when
� "11" = Q =
not
Q;
end case
;
end IF
;
;
trigger_2_arch;
листинге
приведено
использованием
Рис
. 3.29.
Алгоритм
функционирования
триггера
установки
«0»
Описание
использованием
оператора
trigger_3_arch
is

port
(R,E1,C,E2:
in
BIT;
buffer
BIT);
ff_4;
trigger_3_arch
of
trigger_3
is
process
(C)
begin

if
C'
event and
C='1'
then

if
R ='1'
then
Q = '0' ;
elsif
E1='0'
and
E2='0'
then
null;
elsif
E1='1'
and
E2='0'
then
Q = '1' ;
E1='0'
and
E2='1'
then
Q = '0' ;
elsif
E1='1'
and
E2='1'
then
Q =
not
Q ;
end if;
end if;
end process;
trigger_3_arch;
ПОДГОТОВКА
ВЫПОЛНЕНИЮ
Изучить
работы
структуру
двухступенчатого
переходов
должна
иметь
установки
системе
уравнений
структуру
триг
динамическим
управлением
Создать
описание
триггера
динамическим
управлением
условиями
Разработать
исследования
использованием
стенда
Выполнить
двухступенчато
схем
Xilinx Foundation.
триггера
двоичный
CB2CE (
Рис
. 3.30.
Коммутация
счетчика
CB2CE
Выполнить
функциональное
схемы
двух
ступенчатого
Выполнить
динамическим
управлением
был
реализован
двух
ступенчатый
Выполнить
описания
были
реализованы
триггера
Выполнить
размещение
вариантов
подсоединив
стенда
Выполнить
задер
переключения
триггерных
Выполнить
загрузку
ПЛИС
стенда
преподавателю
виртуального
Измерить
задержки
переключения
Сдать
преподавателю
конце
занятия
содержать
логической
структуры
двухступенча
двухступенчатого
условное
триггера
динамическим
управлением
его
условное
триггера
VHDL;
исследования
спроектированных
пользованием
стенда
осциллографа
результаты
экспериментальных
литературы
Описание
класси
, 1976.
. 2.
анализ
, 1977.
Агаханян
Плеханов
Интегральные
триггеры
уст
автоматики
, 2000.
устройств
Суворова
VHDL.
, 2003.
устройств
XILINX
языка
.:
Лабораторная
работа
4
СИНХРОННЫЕ
СЧЕТЧИКИ
синхронных
счетчиков
практические
проектируемых
схем
лабораторном
последовательностную
ченную
увеличения
уменьшения
единицу
заданную
часто
цепи
установки
нуля
устойчивых
счетчика
называют
Сигналы
поступающие
счетчика
называ
считаемыми
поступает
сигнал
уве
личивающий
состояние
счетчика
1,
«+1»;
поступает
сигнал
уменьшающий
счетчика
«-1».
любого
воздейст
сигнала
«+1»
счетчик
mod M
действием
сигнала
«-1» —
состояние
счетчиков
класса
синхронные
синхронных
схемах
все
изменения
согласуются
времени
считаемого
общую
диняющую
синхронизирующие
триггеров
счетчике
отсутствует
которую
поступает
сигнал
счетчика
сигналы
могут
поступать
другого
схем
синхронизирующи
импульсами
для
счетчиков
существуют
удобных
систематизированных
нет
Все
усложняет
тем
внутреннем
триггеров
проявля
именно
асинхронной
совершенно
представление
внутреннем
используемого
триггера
таблицей
которая
синхронную
Рис
. 4.1.
счетчик

СИНТЕЗ
СИНХРОННЫХ
СЧЕТЧИКОВ
логической
структуры
синхрон
счетчика
уяснить
Сигналы
ступают
комбинационной
преобразует
поступив
шую
Сигналы
логические
Преобра
зованная
информация
воспринима
триггерами
пока
синхронизирующие
поступит
считаемый
сигнал
находящаяся
ждого
триггера
очередного
считаемого
сигнала
осуществить
кущего
следующее
Функ
возбуждения
входов
виде
Q1(t), Q2(t), ... ,
)] ,
Q1(t), Q2(t), ... ,
)] .
переменных
выражениях
времени
Поэтому
возбужде
триггеров
являются
переключательными
функциями
которым
соответствуют
схемы
формирующие
сигналы
Рис
. 4.2.
Обобщенная
схема
логической
структуры
счетчика
синтеза
счетчика
составлении
возбуждения







-

.
синтезе
счетчиков
Матрица
переходов
функционирования
триггера
задать
матрицы
[1].
Число
матрицы
числом
другое
коли
чество
представляет
воздействием
которого
состояния
Q(t+
элемент
быть
единице
нулю
являться
коэффициентом
сигнала
влияет
переходов
составляют
переходов
триггера
составления
переходов
триггера
торную
работу
значения
сигналов
кото
вызывают
Q(t) =
являются
следующие
сигналов
D =
переменная
принимает
произвольное
значение
переменная
зависит
значения
быть
быть
нулю
Эту
можно
отразить
переходов
дующим
образом
первой
строки
логическое
неопре
коэффициенты
могут
значение
Рассуждение
было
Пусть
произвольное
переменная
зависит
значения
случае
элементами
строки
будут
возможности
первой
являются
поэтому
варианте
типа
«0-1»
«1-0» —
воздействием
сигналов
сигналов
являются
элементами
«1-1»
вызывается
следующим
сигнала
; D =
, V =
D =
положим
значение
зависит
значения
быть
столбце
необходимо
логическое
функционирования
триггера
переходов
следующий
D V
Слева
матрицы
записаны
соответствующие
сигналов
каждой
Аналогично
получают
JK-
J K
синтеза
счетчиков
десятичного
двухразрядный
двоично
десятичный
счетчик
системой
2421 (2, 4, 2, 1 —
веса
двоичных
десятичный
разряд
DV-
другой
триггерах
данной
системе
кодирования
каждая
десятичная
представляется
четырехразрядным
двоичным
эквивалентом
4.1
десятичный
Десятичные
2421
2 4 2 1
0 0 0 0 0 0
1 0 0 0 1 1
2 0 0 1 0 2
3 0 0 1 1 3
4 0 1 0 0 4
5 1 0 1 1 11
6 1 1 0 0 12
7 1 1 0 1 13
8 1 1 1 0 14
9 1 1 1 1 15
Составление
функций
возбуждения
триггеров
счетчика
Функции
возбуждения
счетчика
формируют
зованием
таблицы
матрицы
Получить
счетчика
записать
десять
двоичных
представляющих
данной
системе
цифры
отнесем
называть
текущим
счетчика
Текущие
счетчика
записаны
табл
следующем
предыдущего
столбца
новое
состояние
счетчика
поступления
считаемого
сигнала
текущее
счетчика
0 = 0100 (
новое
состояние
счетчика
будет
десятичная
цифра
системе
2421).
состояния
будем
называть
следующим
будущим
счетчика
Следующие
счетчика
колонках
составления
функций
возбуждения
счетчика
воспользуемся
последующий
занесения
функции
возбуждения
диаграмму
каждого
счетчика
счетчика
число
весами
4.2;
,








);
каждую
b
индексами
равными
соответствующего
двоичного
. 4.2.
состояния
реализуется
«0-0»,
0 —
«0-1».
триггера
столбцах
9, 11,
столбцах
10, 12, 14
«0-1»)
столбцах
15, 16
следует
«1».
4.2
переходов
функций
возбуждения
счетчика
Значения
Функции
возбуждения
триггеров
,
t

,
t
+1
,
t

3
Q
2
Q
1
Q
0
Q
3
Q
2
Q
1
Q
0
D
3
V
3
D
2
V
2
D
1
V
1
D
0
V
0
тичная
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
0 0 0 0 0 0 0 0 0 1
0
a
0
a
0
a
1 1
1 1 0 0 0 1 0 0 1 0
1
a
1 1 0 1
2 2 0 0 1 0 0 0 1 1
2
a
2
a
2
a
1 1
3 3 0 0 1 1 0 1 0 0
1 1 0 1 0 1
4 4 0 1 0 0 1 0 1 1 1 1 0 1 1 1 1 1
5 11 1 0 1 1 1 1 0 0
1 1 0 1 0 1
1 1 0 0 1 1 0 1
12
a
1 1
1 1 0 1 1 1 1 0
1 1 0 1
1 1 1 0 1 1 1 1
1 1 1 1 0 0 0 0
0 1 0 1 0 1 0 1
4.3
переходов
функций
возбуждения
счетчика
Значения
Функции
возбуждения
триггеров
,
t

,
t
+1
,
t

3
Q
2
Q
1
Q
0
Q
3
Q
2
Q
1
Q
0
J
3
K
3
J
2
K
2
J
1
K
1
J
0
K
0
тичная
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
0 0 0 0 0 0 0 0 0 1 0
1 1 0 0 0 1 0 0 1 0 0
2 2 0 0 1 0 0 0 1 1 0
3 3 0 0 1 1 0 1 0 0 0
4 4 0 1 0 0 1 0 1 1 1
5 11 1 0 1 1 1 1 0 0
6 12 1 1 0 0 1 1 0 1
7 13 1 1 0 1 1 1 1 0
8 14 1 1 1 0 1 1 1 1
9 15 1 1 1 1 0 0 0 0

«0-0»,
следовательно
столбцах
9, 11
следует
проставить
10, 12 —
поэтому
«1».
состояния
состояние
ответствует
DV-
столбец
второй
нуль
16 —
«1».
заполняют
остальные
Составление
функций
возбуждения
триггера
десятич
счетчика
выполняется
использова
триггера
вышеприведенного
Поэтому
таблицы
функций
возбуждения
счетчика
Минимизация
функций
возбуждения
Представим
функции
возбуждения
минимальной
дизъюнктив
нормальной
форме
этого
занесем
функции
возбуждения
триггеров
Перед
заполнением
Вейча
составим
эталон
ную
кото
обозначим
все
поля
деся
цифрами
рис
. 4.3).
соответствуют
деся
записи
двоичного
конституенты
единицы
Теперь
процесс
составления
Вейча
для
функций
возбуждения
триггеров
счетчи
предельно
облегчается
несем
неопределенные
коэф
поля
обозначения
которых
падают
индексами
рассмат
риваемых
коэффициентов
таблицы
переходов
десятичного
счетчика
коде
что
16
возможных
состояний
используются
только
10.
Осталь
шесть
являются
запрещенными
никогда
появляются
работе
счетчика
состояния
0101, 0111, 1001,
0110, 1000
1010 (
соответствуют
незаполненные
поля
наборах
аргументов
значения
функций
мож
выбирать
произвольно
этом
минимизация
функций
возбу
ждения
сводится
минимизации
полностью
определенных
реключательных
функций
диаграммах
стояния
символом
4.5).
Затем
выберем
значения
коэффициентов
так
чтобы
получить
минимальные
выражения
функций
возбужде
следующее
коэффициентов
осуществляется






;
возбуждения
JK-




;
возбуждения
взаимозависимы
переходов
).
Поясним
последнее
замечание
поле
одного
того
диаграммах
Вейча
могут
записаны
неопределенные
коэффициенты
содержащие
одинаковый
неопределенный
коэффи
Например
клетке
двенадцатого
диаграмме
писан
коэффициент
диаграмме
этом
случае
например
коэффициент
необходимо
это
значение
подставить
этот
станет
независимо
значения
коэффициента
Таким
образом
взаимосвязь
проявляется
значений
неопределенных
коэффициентов
Функции
возбуждения
триггеров
приведены
Рис
. 4.4.
Диаграммы
Вейча
функций
возбуждения
триггеров

Рис
. 4.5.
Диаграммы
Вейча
функций
возбуждения
триггеров
Организация
связи
двоично
десятичными
счетчиками
каскадировании
счетчиков
целью
получения
большего
модуля
десятичными
десятичного
= 1111 (
последняя
системе
двоичный
сигнал
декодирования
счетчика
получения
выражения
декоди
последнего
состояния
занесем
соответствует
десятичной
двоично
десятичном
Остальные
клетки
нулями
покрытие
получим
минимальное
выражение
Рис
. 4.6.
Диаграмма
функции
декодирования
двоично
десятичного
счетчика
Временная
счетчика
Рис
. 4.7.
десятичный
счетчик
триггерах
Рис
. 4.8.
диаграмма
десятичного
счетчика
2421
двоично
десятичного
счетчика
(FJKCE
триггер
временная
4.10
соответственно
Используемые
сигнала
разрешения
для
синхроимпульсов
(clock enable).
Аналогичный
имеет
разрешения
используется
соединении
десятичных
увеличение
счет
требует
сигнала
CEO
выражением
& CE.
счетчики
получают
путем
входом
следующего
всех
Примечание
схеме
реализованы
счетчиках
библиотечного
элементов
системы
Xilinx Foundation.
Рис
. 4.9.
десятичный
счетчик
Рис
. 4.10.
Временная
диаграмма
десятичного
счетчика
2421
триггерах
Рис
. 4.11.
Соединение
двух
двоично
десятичных
счетчиков
Динамические
Динамическими
параметрами
счетчика
являются
установления
счетчика
задержки
переключения
сигнала
установления
рав
промежутку
фронтом
считаемого
установления
Это
задержками
переключения
Максимальное
значение
показывает
через
считаемого
состояние
счетчика
сигналов
переноса
счетчика
задержкой
переключения
задержкой
ПРОЕКТИРОВАНИЕ
СЧЕТЧИКОВ
вариантах
необходимо
синхронный
десятичный
счетчик
предва
рительной
синхронной
установки
счетчика
синхроимпуль
счетчика
установкой
установкой
«0»
входом
разрешения
последовательные
двоичные
десятичных
данном
двоично
десятичном
изменяются
только
для
описания
счетчика
состояние
использовать
Описание
функционирования
счетчика
листинге
Описание
счетчика
использованием
оператора
counter_1
is

port
(
in
BIT;
buffe
r BIT_VECTOR (3
downto
0);
buffer
BIT;
out
BIT
counter_1;
counter_1_arch
of
counter_1
is

process
(CLR,C)

CLR='1'
then
Q = "0000";
elsif
CE='0'
then
null;
elsif
C'
even
t
and
C='1'
then

case
Q
is

when
� "0000" = Q = "0001";
when
� "0001" = Q = "0010";
when
� "0010" = Q = "0011";
when
� "0011" = Q = "0100";
when
� "0100" = Q = "1011";
when
� "1011" = Q = "1100";
when
� "1100" = Q = "1101";
when
� "1101" = Q = "1110";
when
� "1110" = Q = "1111";
when
� "1111" = Q = "0000";
when others
� = Q = "0000";
end case
;
end if
;
end process
;
and
Q(1)
and
Q(0) ;
and
TC ;
counter_1_arch;
ПОДГОТОВКА
ВЫПОЛНЕНИЮ
Изучить
работы
двухразрядный
двоично
десятичный
счет
варианта
Один
десятичный
разряд
DV-
триггерах
другой
Схема
иметь
установки
счетчика
счетчик
иметь
для
синхроимпуль
Создать
счетчика
VHDL
варианта
Счетчик
предварительной
установки
разрешения
хроимпульсов
созданных
десятичный
счетчик
используя
условные
графические
Разработать
исследования
счетчиков
использованием
стенда
Выполнить
схемы
счетчика
триггерах
системы
Xilinx Foundation.
Создать
схемы
счетчи
Выполнить
счетчика
триггерах
системы
Xilinx Foundation.
Создать
схемы
счетчи
триггерах
Выполнить
счетчика
VHDL
были
реализованы
счетчика
счетчиков
двоично
десятичный
счетчик
Выполнить
размещение
десятичного
счетчика
подсоединив
макроэле
стенда
Выполнить
задер
переключения
счетчиков
Выполнить
загрузку
ПЛИС
стенда
преподавателю
виртуального
Измерить
динамические
счетчика
Сдать
преподавателю
конце
занятия
содержать
переходов
триггеров
функций
возбуждения
счетчика
функций
возбуждения
двух
десятичного
счетчика
переноса
счетчика
VHDL;
соединения
счетчиков
спроектированных
счетчиков
пользованием
стенда
осциллографа
результаты
экспериментальных
литературы
Вавилов
, 1963.
Голдсуорт
Проектирование
логических
уст
англ
Под
Машинострое
Хоуп
Проектирование
вычислительных
уст
интегральных
Мир
, 1984.
, 2000.
Курс
ектирование
устройств
голланд
1987.
Блейксли
устройств
интегральными
, 1981.
устройств
Суворова
VHDL.
, 2003.
Лабораторная
работа
5
ПРОЕКТИРОВАНИЕ
МНОГОФУНКЦИОНАЛЬНЫХ
РЕГИСТРОВ
узлов
схем
проектирования
гофункциональных
проектирования
Упорядоченную
последовательность
предназначенную
информации
запоминающих
элементов
используют
схемы
нумеруют
любым
удобным
Как
снабжают
цепями
зволяют
выполнять
сдвиг
преобразование
кодов
имеют
обеспечи
создание
управляющих
контролирующих
запоминающих
последовательно
парал
лельно
последовательных
преобразователей
арифметиче
рассматривается
вание
заданным
Регистры
реализации
арифметическом
устройствах
широкое
виды
сдвига
как
правило
выполняется
регистрах
сдвига
сдвига
представляет
соединения
сдвига
обеспечивают
информации
другим
Сдвиги
выполняться
или
несколько
Применяются
сдвиги
разрядов
сторону
сдвиг
сторону
левый
сдвиг
Операция
сдвига
кода
регистре
каждый
триггер
регистра
передать
нимую
информа
случаях
освобождающиеся
сдвиге
старших
состояние
заполняются
нулями
Информация
выдвигаемая
старших
теряется
или
передается
внешние
цепи
других
замкнут
выдвигаемая
младших
разрядов
принимает
освобождающиеся
старших
Основная
трудность
возникает
построении
сдвига
том
сдвига
поминающий
одновременно
следующий
новую
предыдущего
построении
сдвига
используют
триггеры
динамическим
управле
записью
двухступенчатой
Внутренняя
данных
триггерных
схем
предусматривает
времени
приема
выходно
сигнала
триггера
синхронизирующего
пульса
другому
сдвига
Регистр
сдвига
разряд
изображена
схема
сдвига
один
реализации
функции
вправо
прямой
триггера
синхронизирующие
всех
образуют
сдвига
выполняется
импульса
поступления
импульса
значения
сигналов
триггера
Это
синхроимпульса
данный
переключается
заднему
фронту
синхроимпульса
приведена
работу
сдвига
Рис
. 5.1.
Регистр
диаграмма
работы
Последовательный
вдвигается
такте
ляется
последовательном
спустя
следующем
рис
Таким
сдвига
последовательным
вводом
последовательным
задержки
сигнала
сдвига
последовательным
вводом
выведены
наружу
всех
они
доступны
других
можно
воспользоваться
преобразования
последовательного
Регистр
сдвига
разрядов
выполняет
сдвига
разряд
сдвига
подать
импульсов
сдвига
уменьшения
требуемого
сдвига
цепи
сдвига
вправо
. 5.2.
i+2
i+1
T
i-1
(i-2)-
разряд
(i-3)-
разряд
(i+3)-
разряда
(i+4)-
разряда
Рис
. 5.2.
Регистр
устройствах
используют
кото
выполняется
как
сдвига
влево
сдвига
Регистры
выполняющие
сдвиги
Схема
триггерах
показана
помимо
шины
имеет
управляющий
Его
назначение
состоит
чтобы
двух
микроопе
сдвига
выбрать
одну
требуе
мую
данный
момент
времени
Таким
образом
сигнал
посту
пающий
настраивает
определенную
сдвига
триггеров
другим
запрещает
работу
остальных
3,
Рис
. 5.3.
организовать
различных
сдвигов
влево
вправо
увеличивается
управляющих
Параллельный
ввод
информации
регистрах
сдвига
рассмотренных
сдвига
предполагается
последовательный
важна
возможность
параллельного
сдвига
последовательным
параллельным
выводом
информации
. 5.4.
Данный
разрешения
соответствуют
которые
условных
сдвига
библиотеки
элементов
Xilinx Foundation:
clock enable
разрешения
высокий
этом
разрешает
изменение
состояния
регистра
фронту
load enable
разрешения
параллельной
загрузки
параллельную
загрузку
левый
последовательный
дан
левый
индекс
параллельные
данных
Рис
. 5.4.
Регистр
последовательным
выводом
выполняемые
данным
приведены
выполняет
следующие
элементарные
загрузку
разрядного
5.1
регистра
L CE SLI Dn–D
1 X X
Загрузка
входам
SLI
X 0/1



Q
0

Q
n
(
Q
0 =
SLI
,
Q
1 =
Q
0, …,
Q
n =
Q
n-1)
0 0 X X X
Состояние
входа
определяет
одну
двух
микроопераций
загрузку
устанав
требуемое
состояние
= 1
синхроимпульса
внимание
находиться
произвольном
поскольку
единичное
поступает
рис
синхроимпульс
фронту
0/1
реализует
сдвиг
значении
сигнала
SLI
служит
последовательного
Последовательный
вывод
импульсов
шину
снятием
последнего
Параллельный
информации
может
быть
осуществлен
посредственно
возможности
применения
регистров
сдвига
могут
частично
зависимости
сдвига
последовательным
выводом
осуществить
преобразование
параллельного
Регистры
обратными
базе
сдвига
функциональными
возможностями
введении
связей
сдвига
могут
как
счетчики
кодов
логика
использовать
кодов
умножения
чисел
Важно
все
функции
реализуются
сравнительно
несложной
схемы
Наиболее
простая
схема
связями
получается
если
сдвига
соединить
следовательного
случае
синхроимпульсов
будет
осуществ
лять
режим
циркуляции
сдвигаемой
нутого
сдвига
установить
нет
динамические
сдвига
ПРОЕКТИРОВАНИЕ
МНОГОФУНКЦИОНАЛЬНОГО
РЕГИСТРА
Обобщенная
логической
структуры
многофункциональ
логические
ступать
обратной
связи
через
комбинационную
схему
. 5.5).
реализовать
преобразования
логические
арифметические
сдвиги
получение
также
загрузка
установка
«0»
или
«1»
требуемой
микрооперации
осуществляется
управляющих
Исполнение
выбранной
поступлением
импульса
синхронизирующий
разрешающего
сигнала
Рис
. 5.5.
Обобщенная
схема
логической
структуры
многофункционального
гистра
где
синхронизирующий
разрешения
установки
«0»;
установки
«0»
«1»;
параллельного
последовательного
управляющие
Комбинационная
реализует
управ
иметь
наивысший
установку
«0»
зависимости
других
управляющих
Напомним
установка
«0»
реализуется
импульса
Другой
параллельной
загрузки
высокий
разрешения
. 5.1).
требуемым
микроопе
определить
число
управляющих
задать
управляющих
следующей
формуле
2M] + 1,
задача
логического
проектирования
заключается
составлении
функций
возбуждения
тригге
структура
регулярна
для
Требуется
многофункциональный
разрешения
выполнять
следующие
сдвиг
влево
сдвиг
вправо
параллельную
загрузку
импульсов
установку
«0».
Проектирование
комбинационной
схемы
микроопераций
выполняемых
логическим
вначале
управляющих
Микрооперация
установки
«0»
реализуется
триггеров
соответствующие
Остальные
четыре
выполняются
поступле
синхронизирующий
Следовательно
иметь
два
управляющих
Выберем
представленный
5.2
Кодирование
микроопераций
регистра



1

разряд
загрузка
условию
задания
обеспечить
режим
наличии
синхронизирующих
импульсов
реализовать
перезаписью
текущего
состояния
регистра
поступлении
синхронизирующих
импульсов
реализуется
сигна
функции
возбуждения
логического
5.3
Функция
возбуждения
входа
триггера
разряда
0 0 X X X 0 0
0 0 X X X 1 1
0 1 0 X X X 0
0 1 1 X X X 1
1 0 X 0 X X 0
1 0 X 1 X X 1
1 1 X X 0 X 0
1 1 X X 1 X 1
Примечание
внешний
инфор
Непосредственно
таблицы
используя
функ
единицам
опуская
могут
произвольное
значение
записать
функ
реализующая
мультиплексор
двумя
адресными
Логическая
многофункционального
библиотечных
ПЛИС
Рис
. 5.6.
Схема
многофункционального
обозначение
временная
его
Рис
. 5.8.
диаграмма
многофункционального
регистра
схемы
установ
«0»
следует
триггер
установ
«0»,
Рис
. 5.7.
графическое
многофункционального
графическое
обозначения
переходов
представлена
табл
Рис
. 5.9.
Условное
графическое
обозначение
триггера
FDRE
5.4
переходов
триггера
R CE D C Q
1 X X 0/1 0
0 0 X X
0 1 1 0/1 1
0 1 0 0/1 0
триггер
является
структура
приве
Рис
. 5.10.
Внутренняя
структура
триггера
FDRE
РЕГИСТРОВ
Универсальные
функциональ
динамические
параметры
указывают
следующие
параметры
длительности
синхронизирующих
устано
импульсов
задержки
переключения
синхронизирующему
установочному
установки
управляю
данных
удержания
сигналов
Минимальные
длительности
импульсов
определяются
соответствующими
параметрами
построен
переключения
задержками
составляющих
предварительной
сигналов
установки
управляющих
сигналов
сигналов
интервал
времени
поступление
управляющей
активный
пульса
Измерение
установки
сигналов
для
выполняется
получаемой
временном
моделировании
Процедура
измерения
следующая
загружают
например
, 0110;
поступлением
синхроимпульса
внешних
данных
инверсный
1001.
требование
связано
необходимостью
изменения
сигналов
сдвигают
изменения
входов
ближая
фронту
0/1
синхроимпульса
загрузке
загрузка
является
виде
сигнала
найдено
время
нарушения
времени
предварительной
установки
сигналов
увеличении
загрузке
. 5.12).
будет
временем
установки
сигналов
уст
.DC
.= 4.5
Рис
. 5.11.
Нарушение
времени
установки
сигналов
Рис
. 5.12.
Время
установки
Измерение
установки
управляю
сигналов
временного
изменяют
сигналы
управляющих
непосредственной
близости
синхроимпульса
времени
предварительной
установки
управляющих
сигналов
отличается
вышеприведен
времени
сигналов
иллюст
рирующие
следует
предварительной
установки
сигналов
рассматриваемой
схемы
будет
= 10.8
Рис
. 5.13.
Нарушение
времени
установки
управляющих
Рис
. 5.14.
Время
установки
управляющих
удержания
удержания
сигнал
последовательного
параллельного
информации
неизменным
синхроимпульса
Соблюдение
условия
рует
надежное
распознавание
поступившей
удержания
сигнала
. 5.15.
сигнала
вызывает
переключение
мультиплексора
5.15).
Переходный
завершится
надежной
завершился
спустя
активного
синхроимпульса
шине
удержания
сигнала
Рис
. 5.15.
времени
удержания
рассмотрения
записать
для
удержания
выражения
следует
удержания
быть
положительным
нулю
последнем
случае
смену
информации
выполнять
синхроимпульса
нарушения
приведенные
. 5.16
иллюстрируют
вывод
определения
данных
исходную
данные
изменялись
как
показано
рис
. 5.16
временных
следует
удержания
Рис
. 5.16.
Нарушение
времени
удержания
данных
Рис
. 5.17.
Время
удержания
ПРОЕКТИРОВАНИЕ
РЕГИСТРА
вариант
установкой
«0».
Описание
соответствии
ванием
удобно
наглядно
выполнить
используя
компактной
опера
ввести
векторную
переменную
образо
сигналов
Описание
функционирования
счетчика
листинге
Описание
регистра
использованием
оператора
RG_30
is

port
(
in
BIT;
in
BIT;
in
BIT;
in
BIT;
in
BIT;
buffer
BIT
RG_30;
RG_30_arch
of
RG_30
is


(C, CLR)
S: BIT_VECTOR (1
downto
0);
if
CLR='1'
then
Q0 = '0'; Q1 = '0'; Q2 = '0'; Q3 = '0';
elsif
C'event
and
C='1'
then

case
S
is

when
� "00" = Q0 = Q0; Q1 = Q1; Q2 = Q2; Q3 = Q3;
when
� "01" = Q3 = Q2 ; Q2 = Q1 ; Q1 = Q0 ; Q0 = DP0 ;
when
� "10" = Q3 = DP3 ; Q2 = Q3 ; Q1 = Q2 ; Q0 = Q1 ;
when
� "11" = Q0 = D0; Q1 = D1; Q2 = D2; Q3 = D3;
end case
;
end if
;
;
RG_30_arch;
ПОДГОТОВКА
ВЫПОЛНЕНИЮ
Изучить
работы
логическую
заданного
варианта
многофункционального
Нарисовать
условное
функционального
Создать
VHDL
варианта
Разработать
исследования
использованием
стенда
построенная
использованием
макроэлементов
стенда
проверку
режиме
импульсов
микроопераций
динами
режиме
логического
Выполнить
схемы
системы
Создать
схемы
Выполнить
был
реализован
схемный
вариант
Выполнить
размещение
двух
подсоединив
входам
выходам
стенда
соответствии
исследования
Измерить
задержки
переключения
синхронизирую
установочному
установки
сигналов
управ
удержания
сигналов
Выполнить
загрузку
ПЛИС
стенда
преподавателю
виртуального
Измерить
задержки
переключения
загруженных
Сдать
преподавателю
конце
занятия
содержать
схемы
многофункционального
принципиальную
исследования
многофункционального
VHDL;
исследования
спроектированных
пользованием
стенда
осциллографа
результаты
экспериментальных
измерений
Голдсуорт
Проектирование
цифровых
логических
уст
. 2.
устройств
голланд
1987.
, 2000.
Уэйкерли
Проектирование
цифровых
устройств
Суворова
VHDL.
, 2003.
устройств
XILINX
языка
.:
Лабораторная
работа
6
СОСТЯЗАНИЯ
ЦИФРОВЫХ
СХЕМАХ
состязаний
сигналов
национных
овладеть
методами
схемах
схем
состязаний
навыки
выявления
состязаний
цифровых
Современные
целиком
применении
булевой
алгебры
Булева
алгебра
описать
поведение
для
статических
случае
сигналы
использование
булевой
алгебры
схем
выполняют
требуемые
функции
присущих
булевой
алгебре
предположений
взаимно
дополняющих
сигнала

никогда
могут
значение
представляющие
некоторую
переменную
одновременно
любой
Наличие
задержек
задержек
переключения
задержек
странения
сигналов
связи
нарушению
булевой
алгебры
сигналов
рис
представляет
возникают
задержек
переключения
Рис
. 6.1.
состязания
сигналов
изменении
сигнала
= 1)
эле
возникает
течение
появляется
импульс
привести
переключению
последний
временем
срабатывания
вызвано
элемента
изменяются
сигнала
явление
получило
сигналов
состязаний
соответствующий
будет
действительно
ошибочному
сигнала
будет
зависеть
задержек
Состязания
обусловлены
двух
более
прохождения
сигналов
элементе
Рис
. 6.2.
сигналов
схеме
Сигналы
распространяющиеся
поступают
узлового
элемента
одновременно
измене
сигналов
задержки
узлового
элемента
реакция
будет
лежит
задержки
будет
другим
случае
состязание
сигналов
вызывает
ложное
срабатывание
элемента
функционирования
схемы
случае
состязание
сигналов
срабатыванию
элемента
состязание
явно
будет
вызовет
нежелательное
сраба
тывание
другом
задержек
цепях
сигналов
словами
схемы
обуслов
разбросом
задержек
переключения
обстоятельство
затрудняет
состязаний
сигналов
схемы
случае
фиксированное
возможное
сочетание
цепях
прохождения
сигналов
понимать
протекание
вызываемое
раз
прохождения
схемы
СОСТЯЗАНИЯ
КОМБИНАЦИОННЫХ
СХЕМАХ
Статические
сигналов
Состязания
комбинационных
классифицируют
образом
зависимости
переключения
сигнала
схемы
состязания
подразделяют
Определение
состязание
возможности
комбинационной
1)
формирует
или
состязания
комбинационной
формирую
выходе
сигнал
возможно
данный
рующих
схемы
сигнал
кратковременное
сигнала
вызывает
риск
единице
Определение
возможности
комбинационной
1)
соответствующий
динамическому
сигналов
комбинационной
схеме
Рис
. 6.3.
состязание
сигналов
5 = 1
2 = 0,
3 =
схемы
произойдет
сигнала
лишь
изменение
Динамические
состязания
статические
динамических
состязаниях
изменение
всегда
совпадает
требуемым
переключением
поэтому
поведение
целом
будем
рассматривать
статические
состязания
схем
Комбинационная
считается
свободной
состязаний
если
поведение
зависит
распределения
задержек
цепях
ждения
сигнала
Будем
рассматривать
переходы
смежных
формируют
значение
смежными
одной
переменной
разработки
схем
нахождения
минимальной
функции
статических
состязаний
изменить
цедуру
отыскания
выражения
функции
используется
Вейча
необходимо
покры
образом
смежных
функция
0),
хотя
функцию
занесенную
Рис
. 6.4.
Покрытие
функции
устранения
статического
состязания
сигналов
Минимальное
выражение
)
,
,
(
y
y
x
z
y
x
f
Комбинационная
этому
приведена
функции
смежных
помеченных
буквами
. 6.4),
между
состояниями
был
выше
устраняет
условия
статического
состязания
член
функ
реализован
элементом
изменения
входного
неизменный
сигнал
нуля
элемента
переключаться
сигнала
Рис
. 6.5.
схема
статических
состязаний
сигналов
Функциональные
сигналов
Состязания
комбинационной
также
зависи
входов
изменились
переходе
состояния
другое
Состязания
обусловленные
одновременным
состязаний
изменении
сигнала
тем
всегда
могут
устранены
преобра
зованием
выражения
для
функции
состязание
одновременном
изменении
сигналов
случае
называют
состязанием
Определение
Комбинационная
схема
содержит
изменении
равен
выходному
выходе
ложный
импульс
Существуют
статических
состязаний
функциональным
состязанием
проиллю
стрируем
помощью
Вейча
Допустим
изменяется
, Y =
, Z =
, Y =
, Z =
изменение
переменной
временно
наступит
промежуточное
состояние
X = Y = Z =
функция
схемы
нулевой
импульс

Рис
. 6.6.
функционального
состязания
Пусть
состояния
осуществляется
изменением
переменных
)
,
.
.
.
,
,
,
.
.
.
,
(
1
m
m
a
a
a
B
значение
переменной
Определение
Комбинационная
содержит
которую
существуют
подкуба
, . . . ,a
схема
функциональное
состязание
быть
переменных
, . . . , x
функция
Следовательно
существует
возможность
такого
задержек
схеме
изменения
дости
последовательности
импуль
состязание
является
внутренне
присущим
функции
быть
устранено
если
допускается
изме
сигналов
статических
состязаний
похож
статические
состязания
состязаний
могут
устранены
подхо
выражения
используемого
Определение
Комбинационная
содержит
логическое
состязание
переходе
если
следующие
подкубе
, . . . ,a
одинако
схемы
ложный
импульс
эквивалентно
утверждению
функционального
состязания
схем
состязаний
Комбинационная
быть
статических
состязаний
содержать
логические
состязания
такой
Вейча
видно
реализация
статиче
состязаний
клетки
ложный
нулевой
импульс

изменятся
)).
Рис
. 6.7.
логического
состязания
логическое
состязание
X = Y = Z = W =
клетка
диаграмме
X = W =
, Y= Z =
клетка
дает
логическое
состязание
комбинационной
состязаний
выражение




,
.
.

-

(
).
Логические
состязания
рассматриваемой
будут
устране
добавлением
элемента
реализующим
импликанту
XW
пунктирное
функциональные
состязания
свойст
реализуемой
функции
логические
состязания
зависят
функции
комбинационных
состязаний
задачу
анализа
установление
условий
схеме
состязания
сигналов
импульсов
используют
Рассмотрим
них
графический
использованием
Вейча
Для
анализа
функции
которому
построена
следует
нулевых
значений
функции
соответствующее
найденно
комбинационной
схемы
. 6.1(
покрытиями
рис
занесения
функции
рассматривая
смежные
состояния
выяснить
схемная
функции
статические
состязания
логические
состязания
Данный
анализ
совпадает
содержанию
теми
сматривались
выше
функции
смежных
рассматриваемый
содержит
условия
состязаний
сигналов
схеме
схема
ДНФ
функции
статического
Эти
комбинационные
схемы
состязаний
изменении
одного
заключение
комбинационную
всегда
следующих
услови
изменения
изменениями
времени
обеспечить
схемы
обеспечить
изменения
элементы
устойчивое
налагают
внешнюю
получить
желаемое
лагает
структуру
СОСТЯЗАНИЯ
ПОСЛЕДОВАТЕЛЬНОСТНЫХ
СХЕМАХ
схемы
схему
называют
зависят
только
момент
времени
поданных
разница
комбинационными
вательностными
схемами
заключается
рассматривают
временные
сигналов
вместо
времени
пользуют
состояния
последовательностной
считая
сигнал
времени
зависит
воздействия
схемы
времени
прошлых
воздействи
последовательностную
запоминается
последовательностной
виде
внутренне
сигнала
или
совокупности
внутренних
сигналов
счетчика
указывает
количество
поступивших
считаемых
сигналов
чтобы
связать
поведение
последовательностной
схемы
рассмотрим
структурную
модель
последовательностной
комбинационной
содержать
задержки
n + k
являются
всей
вторые
Рис
. 6.8.
Структурная
последовательностной
схемы
Переменные
, . . . , y
внутренними
является
последовательностной
Совокупность
, . . . , x
, . . . , y
полное
последовательностной
дан
комбинационной
являются
схе
, . . . , z
, . . . , Y
сигналы
элементов
задержки
последовательностная
схема
устойчивом
состоянии
изменении
состояния
измениться
комбинационной
Таким
образом
элемента
задержки
будет
значения
случае
находится
неустойчивом
промежуток
задержки
значения
изменятся
будут
значениям
полученное
будут
устойчиво
будут
ступит
устойчивое
состояние
Отсюда
ясно
сывают
внутреннее
асинхронной
схемы
следующий
времени
асинхронной
Рассматривая
структурную
модель
асинхронной
схемы
. 6.8),
определить
будут
надежную
проектируемой
комбинационную
последовательностной
схемы
задержками
условий
статических
состязаний
сигналов
Комбинационную
случае
если
входными
состояниями
изменением
частота
сигналов
комбинационной
должна
быть
такова
успела
полностью
предыдущее
действие
Ограничив
смену
только
также
следует
схемы
другое
изменением
внутренней
перемен
Критические
изменения
состояния
значение
внутренней
существуют
получаемое
внутреннее
является
единственным
зави
изменения
внутренних
переменных
состязания
состязание
обратной
порядка
пере
приводит
состояние
Критические
состязания
быть
исключены
зависимости
распределения
задержек
комбинационной
схеме
могут
изображенную
пустим
устойчивом
Рис
. 6.9.
схема
переходов
x
z
z(t)
0 1 0
1 0 1
Рис
. 6.10.
Временные
диаграммы
иллюстрирующие
состязание
сигналов
переключиться
сигнал
вызовет
одновременное
переключение
двух
внутренних
сигналов
изменения
поступят
поступит
изменение
сигнала
вызовет
переключение
элемента
придет
изменение
изменение
поступит
меньшее
задержки
элемента
переключение
показана
пунктирной
линией
временной
диаграмме
элемента
позднем
поступлении
элемент
успеет
переключиться
своим
значением
переключение
элемента
ситуация
прежнем
достаточно
небольшого
моментах
срабатывания
элементов
нарушена
правильность
состязания
сигналов
Существенные
быстродействие
элементов
асинхронные
чувствительными
другого
рода
существенными
Существенное
состязание
между
связи
разницы
времени
прохождения
входного
сигнала
частям
результате
комбинационной
сигнал
поступает
уже
другая
часть
отработает
Это
часть
комбинационной
схемы
реагирует
внутреннего
сигнала
изменение
входного
проектировать
так
всегда
выигрывал
состязание
рекомендуется
ставить
задержку
Иллюстрацию
существенных
состязаний
[2].
функционирования
последовательностной
схемы
синтезировалась
стязаний
изменением
переменной
задержки
элементов
было
комбинационной
прежде
чем
изменится
текущее
внутреннее
состояние
изменения
сигналов
была
достаточно
достигла
своего
прежде
изменятся
сигналы
время
изменения
внутреннего
возникали
критические
состязания
Последнее
условие
гарантирует
однозначность
следующего
достигаемое
устойчи
состояние
должно
быть
независимо
возбужденные
придут
устойчивое
являются
внешнюю
среду
условия
требования
зательны
достаточно
функционирующей
асинхронных
последовательностных
выполнения
анализа
получить
уравне
последовательностной
схеме
вводят
внут
переменные
затем
составляют
булевы
выражения
лученной
комбинационной
. 6.11).
Методика
[1,
. 42 — 47].
качестве
примера
рассмотрим
изображенную
. 6.9.
помечены
уравнений
дующая
полученных
составить
Карно
функций
Рис
. 6.11.
связей
последовательностной
схеме
Рис
. 6.12.
Карно
диаграмме
соответствует
Таким
задача
функции
диаграмму
является
задачей
получения
функ
Пустые
клетки
соответствуют
нулевым
значениям
функции
Рассмотрение
показывает
часть
анализируемой
последовательностной
статических
состязаний
схема
содержит
условий
динамических
состязаний
построена
функций
Кодированная
таблица
переходов
Объединяя
получим
кодированную
таблицу
соответствуют
внутренним
состояниям
схемы
значения
внешних
Каждая
состоянием
внутрен
соответствует
Записанное
клетку
есть
значение
бинационной
6.1
переходов
00 01 11 10
10 01 11 (00)
11 (01) 10 00
(11) 01 (11) 00
(10) 01 (10) 00
значение
совпадает
значением
запи
соответствующей
схемы
устойчиво
значение
заклю
круглые
два
столбца
соответствует
устойчивому
внутреннему
другой
состоянию
сведены
одну
задает
функции
поведение
схемы
устойчивого
другое
изменении
горизонтальное
состояние
неус
самопроизвольный
переход
внутреннее
вследствие
изменения
переменных
Граф
переходов
представляют
отдельные
таблицы
переходов
изображают
. 6.13
кодом
представляет
значение
предположении
осуществляются
изменени
критических
состязаний
сигналов
графа
часть
переходов
реализуется
изменением
двух
11,
существуют
состязания
яснить
являются
критическими
таблице
стрелками
могут
двум
различным
устойчивым
состояниям
схемы
Рис
. 6.13.
Граф
зависимости
изменения
внутренних
переменных
состязания
являются
переменной
табл
вертикальны
стрелками
внутренних
сигнала
изменятся
устойчивое
внутреннее
состояние
стрелка
сигнал
состояния
перейдет
устойчивое
= 11 (
пунктирная
стрелка
Иллюстра
временной
диаграмме
состязаний
схемы
обнаружить
существенные
состязания
состязания
сигналом
сигналом
следует
воспользоваться
правилом
[2].
ущественное
состязание
место
схеме



S


x






-
приведут
схему
находившуюся
состоянии
она


x
убедиться
анализируемой
отсутствует
состязания
Устранение
критических
состязаний
Критические
состязания
схеме
будут
отсутствовать
если
внутренними
состояниями
реализуются
изменением
внутренней
переменной
процедуру
устранения
найденных
состязаний
Противогоночное
кодирование
переходов
которое
критические
состязания
сигналов
внутренних
противогоночным
кодированием
осуществить
некодированной
таблице
внутреннего
состояния
01 —
табл
6.2
Таблица
переходов
Внутренние
00 01 11 10
b c (a)
b c (b) d a
c (c) b (c) a
d (d) b (d) a
построим
полученной
таблицы
После
соединенных
сопоставим
значением
такого
двоичным
представляет
Рис
. 6.14.
графа
переходов
Примечание
возможно
закодировать
внутренние
переходы
между
смежными
этом
случае
устранения
состязаний
следует
[1, 3, 4].
Составление
новой
кодированной
таблицы
переходов
кодированную
используя
Кодированную
получа
каждую
клетку
двоичного
внутренних
переменных
Соответствие
двоичным
. 6.14).
6.3
00 01 11 10
00 10 11 01 (00) 1
11 01 (11) 10 00 0
01 (01) 11 (01) 00 0
10 (10) 11 (10) 00 1
удобства
вторую
непосредственно
полученной
функций
6.4
переходов
после
00 01 11 10
00 10 11 01 (00) 1
01 (01) 11 (01) 00 0
11 01 (11) 10 00 0
10 (10) 11 (10) 00 1
Составление
кодированной
таблицы
выхода
зависит
внутренних
6.11),
связи
поэтому
таблица
будет
размерность
таблицы
устойчивого
состояния
значение
Соответствие
устойчивым
оно
заключено
задано
6.5
00 01 11 10
-

-

-

1
0
-

0
-

-

0
-

-

1
-

1
-

таблицы
нужно
клетки
соответствуют
неустойчивым
записаны
неустойчи
состоянием
связать
любое
значение
следует
устойчивого
другое
кратковременные
состояния
переходов
выхода
таблица
представляет
совокупность
которых
определяет
функций
Перенесем
значения
диаграммы
выберем
покрытия
таким
выражения
содержали
условия
статических
состязаний
Рис
. 6.15.
Карно
полученные
табл
. 6.4
диаграмм
получим
следующую
функций
асинхронной
схемы
заданной
Представим
полученные
Шеффера
z
построим
комбинационную
образуем
связи
. 6.16).
результате
получим
структуру
последовательност
состязаний
Рис
. 6.16.
хема
состязаний
сигналов
Изложенный
далеко
исчерпывает
связанных
состязаниями
многих
случаях
обнаружить
состязания
устранению
ЭКСПЕРИМЕНТАЛЬНОЕ
ИССЛЕДОВАНИЕ
СОСТЯЗАНИЙ
Экспериментальное
исследование
состязаний
сигналов
цифро
универсальном
комбинационной
схемы
Исследование
состязаний
сигналов
выполняется
использованием
задать
бинационной
состязания
сигналов
последовательностной
схемы
исследования
состязаний
сигналов
последовательностной
необходимо
полную
последовательность
входных
11
01
00
Данную
последовательность
схема
. 6.17.
диаграмма
приведена
. 6.18.
Рис
. 6.17.
последовательности
смежных
состояний
Рис
. 6.18.
Временная
диаграмма
последовательности
состояний
генератора
сигналов
условное
графическое
жится
библиотеке
maket
Доступность
облегчает
выделение
исследуемой
временной
сигнал
синхронизации
осциллографа
Рис
. 6.19.
Условное
графическое
последовательности
Исследование
выполняют
универсальном
лаборатор
Построение
ленты
фиксации
исследуемой
схемы
состязаний
сигналов
схемы
заданную
полную
следовательность
смежных
. 6.18).
последовательность
сигналов
соответствующие
последовательности
внутренних
функ
схемы
таблице
определяя
возможные
переходы
питания
установки
нулевое
состояние
нератора
исследуемая
может
одном
двух
устойчивых
состояний
= 101
составлении
начальное
табл
критическими
состязаниями
фиксируем
возможные
ошибочные
рассматриваемого
переходит
русло
случае
последовательность
схемы
отличаться
правильной
случае
фиксируют
правильную
последовательность
состояний
последовательность
состояний
видно
первого
завершения
вход
последовательности
состояние
= 1
Поэтому
продолжить
исследуемой
выделения
периода
работы
схемы
Это
исследова
схемы
режиме
последовательности
переходит
состояние
совпадает
состояни
вершить
6.6
Лента
исследуемой
асинхронной
последовательности
последовательности

Последовательность
0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 0 0 ...
0 1 1 0 0 0 1 1 0 1 1 0 0 0 1 1 0 ...
Правильная
последователь
1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 …
внутренних
1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 …
выхода
схемы
0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 …

y


1



1



1



1


1 0 1 0
0 1 0 1

Моделирование
последовательностной
Следует
проведении
отсутствовать
зависит
реального
задержек
сигналов
связи
убедиться
возможен
ленте
следует
выполнить
использованием
элементов
последовательности
смежных
временное
схемы
размещение
кристалл
сделать
заключение
приведены
результаты
одновременного
моделирова
ния
схем
рис
единичными
задержка
элементов
. 6.20(
временная
диаграмма
воспроизводит
времени
табл
. 6.20(
указанной
временной
диаграммы
система
состояние
схемы
= 00)
отобра
жает
. 6.20).
)
Рис
. 6.20.
Временные
диаграммы
схемы
элементов
сопоставления
сигналов
другой
содержащая
условия
состязаний
себя
= 01,
= 01
= 11,
= 10 (
.
детальное
рассмотрение
обнаруживает
генерирует
набо
является
следствием
используемо
транспортной
единичной
элемента
содержащая
условий
критических
состязаний
сигналов
6.20),
функционирует
законом
поведения
. 6.21
временные
поведения
учетом
фактических
задержек
элементов
задержек
связи
полученных
результате
размещения
кристалле
Здесь
уже
генерация
рассмотрения
временных
диаграмм
что
схемы
критических
всех
предсказанных
ленте
функционирует
убедиться
правильности
ука
предсказаний
загрузку
реальный
установки
наблюдаемую
полученной
ПОДГОТОВКА
ВЫПОЛНЕНИЮ
Изучить
работы
функции
зада
комбинационную
Рис
. 6.21.
Временные
диаграммы
схемы
учетом
Внимание
инверсии
переменных
следует
отдельные
элементы
Определить
статические
гические
состязания
между
может
вызвать
наборов
переход
которыми
вызывает
функциональное
состязание
схемы
выполняющей
функцию
варианте
свободную
статических
асинхронную
последовательностную
элементах
варианта
Внимание
инверсии
переменных
следует
отдельные
элементы
Составить
исследуемой
Выполнить
схемы
выполняющей
функцию
варианте
свободную
состязаний
Разработать
последовательностных
использованием
стенда
осциллографа
Выполнить
двух
комбинационной
системы
Xilinx Foundation.
Исследовать
найденными
выполнить
режиме
учитывающем
задержки
элементов
Показать
преподавателю
дисплея
работу
найденных
Выполнить
листе
ввод
двух
вательностной
подсоединив
последовательности
сигналов
Выполнить
режиме
моделирования
учетом
задержек
анализ
переходов
введенных
Показать
преподавателю
полученные
введенных
Выполнить
размещение
удалив
введенными
схемами
анализируемым
установки
Выполнить
анализ
Показать
преподавателю
полученные
введенных
Выполнить
загрузку
ПЛИС
стенда
преподавателю
работу
виртуального
Сдать
преподавателю
конце
занятия
содержать
комбинационную
функции
варианте
состязаний
комбинационной
схеме
логических
последовательностную
построенную
уравнениям
варианте
последовательностной
последовательностной
саму
исследования
асинхронных
последовательностных
стенда
литературы
анализ
, 1977.
последовательностные
схемы
Наука
, 1977.
.,
схем
Мир
, 1978.
. 2.
вательностные
Наука
, 1971.
логических
введения
избыточности
вычислительных
систем
Пугачева
1966.
Приложение
БИБЛИОТЕЧНЫЕ
ЭЛЕМЕНТЫ
СХЕМНОГО
РЕДАКТОРА
приложение
содержит
краткие
сведения
функ
группам
практикума
курсу
Логические
элементы
Расшифровка
элементов
группы
достаточно
указан
количество
Кроме
элементов
некоторые
могут
быть
отмечается
соглашения
принятого
логических

Рис
1.1.
элементов
Рис
1.2.
Условное
графическое
Инвертор
графическое
графические
AND
Элементы
включительно
являются
базовыми
могут
Элементы
AND
числом
инверсных
макроэлементами
Рис
1.3.
Условное
графическое
элементов
ИЛИ
графические
элементов
Элементы
входов
включительно
базовыми
могут
Элементы
инверсных
макроэлементами
Рис
1.4.
Условное
графическое
элементов
(NAND)
графические
обозначения
NAND
включительно
явля
базовыми
элементами
могут
инверсные
Рис
1.5.
Условное
графическое
элементов
ИЛИ
графические
NOR
включительно
являются
базовыми
могут
Элементы
NOR
числом
инверсных
макроэлементами
Рис
1.6.
Условное
графическое
элементов
ИЛИ
(SOP4)
графические
элементов
приведены
1.7.
являются
могут
инверсные
Рис
1.7.
Условное
графическое
элементов
SOP4
ИЛИ
(SOP3)
графические
элементов
приведены
1.8.
являются
могут
инверсные
Рис
1.8.
Условное
графическое
элементов
SOP3
Элементы
ИСКЛЮЧАЮЩЕЕ
(XOR)
(XNOR)
библиотеке
Исключающее
ИЛИ
дулю
XOR
элементы
Исключающее
ИЛИ
логическая
XNOR
графическое
обозначение
XOR2, XNOR2
двумя
приведено
истинности
представлена
Рис
1.9.
Условное
графическое
элементов
истинности
элементов
XOR2, XNOR2
элемента
XOR
элемента
XNOR
0

I
1
Q Q
0 0 0 1
1
0
1
0
0
1
соглашения
мультиплексоров
Рис
1.10.
Обозначение
мультиплексоров
Мультиплексор
Мультиплексор
выбирает
зависимости
управляющего
состояние
1.
мультиплексора
истинности
представлена
табл
Рис
1.11.
графическое
мультиплексора
истинности
мультиплексора
0
D
1
D
0
O
1 1 X 1
1 0 X 0
0 X 1 1
0 X 0 0
Мультиплексоры
инверсными
графические
мультиплексоров
инверс
приведено
мультиплексоры
наличием
двух
отражено
условном
графическом
Рис
1.12.
графическое
мультиплексоров
входами
Мультиплексор
разрешения
графическое
мультиплексора
M2_1
1.13.
разрешает
мультиплексора
разрешающий
мультиплексор
M2_1E
выбирает
информа
входов
зависимости
управ
= 0
истинности
мультиплексора
представлена
Рис
1.13.
графическое
мультиплексора
истинности
мультиплексора
S
0
D
1
D
0
O
0 X X X 0
1 0 X 1 1
1 0 X 0 0
1 1 1 X 1
1 1 0 X 0
Мультиплексор
разрешения
графическое
мультиплексора
M4_1
1.14.
Рис
1.14.
графическое
мультиплексора
разрешает
мультиплексора
разрешающий
мультиплексор
зависимости
управляющих
истинности
мультиплексора
представлена
истинности
мультиплексора
1
S
1
S
0
D
0
D
1
D
2
D
3
O

0 X X X X X X 0
1 0 0
0 X X X
1 0 1 X
1 X X
1 1 0 X X
1 1 1 X X X
Основные
сведения
библиотеке
динамическим
управлением
прямой
хронизирующий
. D-
могут
инверсный
динамический
вход
указанные
триггеры
могут
разрешения
синхроим
пульсов
перечисленных
триггеров
иметь
асин
предварительной
установки
триггера
триггеры
могут
предварительной
установки
системе
XILINX FOUNDATION
приняты
следующие
установочных
условном
Наличие





.

-
триггеров
библиотеке
элементов

.
1.15.
Рис
1.15.
Обозначение
Краткое
описание
триггеров
— D-
входом
установкой
графическое
обозначения
FDCE
представлена
Рис
1.16.
Условное
графическое
обозначение
триггера
FDCE
переходов
триггера
CLR CE D C Q
1 X X X 0
0 0 X X
0 1 1 0/1 1
0 1 0 0/1 0
— D-
входом
установкой
графическое
обозначения
FDRE
представлена
Рис
1.17.
графическое
триггера
переходов
триггера
R CE D C Q
1 X X 0/1 0
0 0 X X
0 1 1 0/1 1
0 1 0 0/1 0
— JK-
синхросигнала
установкой
JK-
триггера
FJKCE
1.18,
представлена
Рис
Условное
графическое
обозначение
JK-
триггера
FJKCE
переходов
триггера
CLR CE J K C Q
1 X X X X 0
0 0 X X X
0 1 0 0 X
0 1 0 1 0/1 0
0 1 1 0 0/1 1
0 1 1 1 0/1
Приложение
ПОСТРОЕНИЕ
ДИАГРАММ
ЦИФРОВЫХ
диаграмм
про
узлов
устройств
большими
временная
для
анализа
рода
структур
отображения
последовательности
переключения
временную
будем
диаграммы
ляются
логическая
структура
модель
состояние
схемы
временная
входных
воздействий
Логическую
структуру
цифровой
задают
помо
графического
изображения
показывают
элементы
между
построением
схему
все
элемента
составляет
логическая
функция
торую
реализует
использующая
булевой
алгебры
Эту
дополнить
паспортных
элемента
Такую
модель
элемента
динамической
временных
диаграмм
учитывать
динамическую
помехоустойчивость
элемента
высокочастотные
изменения
входного
свойство
переда
Динамическая
помехоустойчивость
элемента
достаточно
точно
учитывается
следующего
допущения
2.1):
Длительность
выходного
быть
меньше




.
бумаги
Предварительно
следует
нанести
измерения
слева
записать
обозначения
внешних
входов
элементов
схемы
задать
временную
последовательность
сигналов
внешних
Рис
2.1.
Динамическая
характеристика
логического
элемента
где

интервал
между
элемента
—-
длительность
импульса
элемента
таким
будем
называть
временной
заполняться
реализации
Переключение
сигнала
одного
состояния
другое
будем
называть
времени
для
определяется
схемы
будем
текущим
диаграм
соответствуют
начальному
нулю
0).
ВРЕМЕННОЙ
временной
как
сигналов
ближайшее
текущему
момен
запланированное
событие
схеме
могут
сигналов
Считать
время
наступления
найденного
текущим
Продолжить
временной
диаграмме
ждого
текущего
текущих
событий
элементов
внеш
состояния
текущий
времени
Выполнить
каждого
элемента
списка
текущих
следующие
действия
список
элементов
вычислить
для
каждого
элемента
значе
выхода
вычисленное
значение
равно
текущему
будущее
переключение
случае
Время
будущего
ключения
прибавлением
соответствующей
задержки
текущему
временную
диаграмму
будущих
нет
временной
диаграммы
случае
для
Элементы
используемые
следующие
задержки
следующее
схемы
4 = 1.
Будем
считать
изменяют
своего
состояния
переключается
= 10
2.3
временная
Каждое
деление
времени
Найдем
событие
кущему
моменту
переключение
сигнала
Текущее
2.3).
Продолжим
схемы
2.3).
Рис
2.2.
Логическая
схема
JK-
триггера
Образуем
список
текущих
будет
следует
поступает
Вычислим
значения
выходов
текущий
времени
4 = 1.
изменяют
состояние
времени
= 10 + 22 = 32
времени
= 10 + 15 = 25
будущие
переключения
события
пунктиром
запланированные
будущем
переключения
сигналов
Очередным
является
событие
выходе
элемента
Выполняя
последовательно
какое
окажет
данное
буду
Реализация
данных
пунктов
Результатом
является
запланированное
времени
Рис
2.3.
Рис
2.4.
элемента
Очередным
текущим
является
изменение
сигнала
элемента
плани
будущего
переключения
сигнала
выходе
элемента
времени
Следующим
текущим
является
изменение
сигнала
элемента
реализация
вторному
будущему
переключению
сигнала
элемента
момент
времени
2.6).
приведет
появлению
элемента
сигнала
длительность
величины
задержки
элемента
помехоустойчивости
сигнал
такой
длительности
появиться
элемента
Следова
отражения
реальных
свойств
элемента
будущие
реализации
события
элемента
будущем
отсутствуют
переключения
сигналов
2.6).
Поэтому
построение
Рис
2.5.
элемента
Рис
2.6.
элемента
Приложение
РУКОВОДСТВО
ЦИФРОВЫМ
ОСЦИЛЛОГРАФОМ
помощи
переходят
экспериментальному
исследованию
универсальном
статическом
режиме
случае
тестовые
воздейст
следующие
близкой
реальной
представления
событий
исследуемой
пользуется
визуальном
отображении
сигналов
схемы
осциллографа
функционирования
измерить
амплитудные
временные
сигналов
частности
могут
быть
такие
задержек
переключения
сдвигов
сигналов
относительно
друг
других
Использование
осциллографа
наибольший
блюдении
периодических
сигналов
случае
экране
неподвижную
устойчивую
характеризующую
поведение
сигнала
Поэтому
удоб
режима
наблюдения
динамическом
режиме
необходимо
режим
последовательности
одного
другое
состоит
организации
эксперимента
выделения
виде
последовательности
наблюдения
Следует
задача
цикла
схемы
построении
временной
использовать
временные
путем
блюдаемыми
правильности
функционирования
исследуемой
цифрового
осциллографа
рассмотрели
исследования
динамическом
использования
ознакомиться
возможностями
осциллографа
используется
лаборатор
Рассматриваемый
является
классу
виртуальных
выполнен
платы
расширения
отображения
результатов
используется
управления
графического
интер
его
следующем
Исследуемый
подается
отклонения
усиления
необходимого
значения
сигнал
поступает
аналогово
где
преобразуется
дискретизации
составляет
120
соответствует
осуществлению
секунду
исследуемого
сигнала
Результаты
накапливаются
буферном
формируется
последовательных
отсчетов
Измерения
режиме
ждущей
запуском
внешнего
синхронизирующего
сигнала
подается
Выбранное
заранее
изменение
низирующего
(0
сигнала
цикла
обеспечение
осциллографа
осуществить
содержимого
буферного
монитора
наблюдения
сигнала
удобном
виде
возможностью
сигнала
Отличительной
особенностью
является
использо
вание
буферизации
оцифрованных
периодических
только
последующего
отображения
специальной
Цель
этой
режимом
эквивалентных
состоит
искусственном
возможность
проведения
сигналов
быстродействующих
задержками
переключения
выражен
единицах
наносекунд
элементная
универсального
особенности
вытекает
вывод
виртуального
исследовать
периодические
сигналы
принципиального
неукоснительно
времени
непосредственно
наблюдать
Очень
важная
осциллографа
состоит
возможно
запоминания
сигналов
функция
условно
замораживанием
сигнала
сигналов
экспериментатора
выбран
запуска
развертки
внешний
сигнал
появляется
возможность
одновременно
зуально
отображать
сопоставлять
обеспечивает
удобство
переключения
последовательно
осуществляются
наблюдения
сигналов
последующим
замораживанием
задержек
переклю
или
сдвигов
сигналов
экран
выведена
требуемая
совокупность
замороженных
настройка
осциллографа
включения
столе
щелкнуть
Выбор
настройка
каналов
3.1)
нажмите
Рис
3.1.
Окно
измерения
Появится
изображение
лицевой
осциллографа
Рис
Лицевая
осциллографа
режима
ждущего
запуска
внешнего
сигнала
инструментов
появившемся
диалоговом
211 (1)» (
Рис
3.3.
Диалоговое
211 (1)
закладке
Режим
выберите
Источник
выберите
».
Нажмите
кнопку
настройки
режима
просмотру
сигнала
экране
следует
схемного
редактора
проконтроли
подключение
контролируемых
точек
соответст
макроэлемента
OSC_8_1 (
качестве
примера
. 1.11),
стенда
включить
генератор
импульсов
Рис
3.4.
Закладка
после
требуемого
режима
осциллографа
сигнала
осциллографа
следует
жать
инструментов
осциллографа
осциллографа
неустойчивое
изображение
сигнала
говорит
выбран
уровень
запуска
Рис
3.5.
Экран
осциллографа
неустановленном
уровне
запуска
развертки
Получение
устойчивого
изображения
сигнала
получения
устойчивого
изображения
сигнала
воспользоваться
бегунком
расположенным
углу
экрана
Плавно
бегунок
добейтесь
устойчивого
изображения
сигнала
рис
действия
получения
устойчивой
следует
измерения
будут
флуктуации
сигнала
Рис
3.6.
Экран
осциллографа
установленном
уровне
запуска
развертки
цены
цены
деления
установите
требуемом
следует
выбрать
скорости
Изменение
деления
также
можно
нажимая
или
“+”,
расположены
фронта
сигнала
входу
осциллографа
сигнала
синхронизации
используемого
пуска
выполняется
инструментов
Измерение
Измерение
временных
измерение
измерении
временных
сигнала
задержек
между
выполнить
сле
дующее
Определить
периодический
сигнал
наибольшим
схеме
рис
таковым
является
выход
счетчика
COUNT.
синхронизации
коммутатора
Сигналы
которыми
задержку
другие
коммутатора
Предположим
требуется
измерить
задержку
переключения
сигнала
выходе
относительно
синхросигнал
подключен
2,
Получить
устойчивое
изображение
синхронизирующего
установив
цену
задания
сигнала
занимал
Рис
3.7.
Подключить
осциллографа
двух
задержку
сигнал
3.6).
Выполнить
запоминание
сигнала
буфер
осциллографа
для
дальнейшего
совмещения
рому
задержка
осуществляется
путем
кнопки
Заморозить
инструментов
3.6).
После
выполнения
этого
действия
свободном
левом
поле
Измерение
1 (

появится
значок
буферной
записан
сигнал
части
режим
отображения
сигнала
экране
жения
сигнала
необходимо
результат
запомненным
сигналом
случае
сигнал
видеть
результат
совмещения
сигнала
Измерения
задержек
переключения
разницы
единицы
логического
нуля
уровня
нужно
мысленного
пересе
сигналом
левую
Кур
красного
цвета
начало
задержки
виде
путем
последовательных
добиваются
такого
входного
курсором
достаточно
перехода
уровень
логического
выполняется
нажатием
Курсор
правую
рис
Результат
измерения
отображается
автоматически
расположенной
осциллографа
примера
значение
задержки
переключе
составляет
Вычисление
значения
задержки
количестве
учетом
данном
случае
недопустимо
Рис
3.8.
Экран
осциллографа
совмещении
двух
сигналов
схемы
Рис
3.9.
Экран
осциллографа
результатом
Михаил
Николаевич
Иванович
Кальнин
Ковригин
Владимир
Георгиевич
Игорь
Михайлович
СХЕМОТЕХНИКА
методическое
Редактор
Шумакова
Оригинал
изготовлен
Подписано
05.06.2006.
84 1/16.
Печ
. 13
. 13
Тираж
. 033-1
инженерно
физический
государственный
университет
).
Москва
Каширское
., 31

Приложенные файлы

  • pdf 26542279
    Размер файла: 2 MB Загрузок: 1

Добавить комментарий